專利名稱：非易失性半導(dǎo)體存儲(chǔ)裝置及執(zhí)行校驗(yàn)寫入操作的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種其中多個(gè)存儲(chǔ)單元以特定的形式排列的非易失性半導(dǎo)體存儲(chǔ)裝置和一種在該裝置上執(zhí)行校驗(yàn)寫入操作的方法。
背景技術(shù)：
存在為了增加向例如NOR型非易失性半導(dǎo)體存儲(chǔ)(閃存)裝置寫入的速度，用于提高同時(shí)編程的位數(shù)的方法(諸如在日本專利特開第2007-242191號(hào)(下文中稱為專利文 件1)中公開的方法)。該類型的方法旨在通過(guò)在編程校驗(yàn)讀取操作中同時(shí)校驗(yàn)-讀取眾多 的位來(lái)實(shí)現(xiàn)提高的寫入速度。這樣的用于更快速編程的技術(shù)不限于現(xiàn)有的非易失性存儲(chǔ)裝置；它們也可以被廣泛地應(yīng)用于包括日本專利特開第2005-235360號(hào)(下文中稱為專利文件2)中公開的阻抗 可變型存儲(chǔ)裝置的其它類型的非易失性存儲(chǔ)裝置。正如作為相關(guān)技術(shù)一部分的專利文件1中所討論的，例如針對(duì)NOR型閃速存儲(chǔ)器，寫入速度典型地為大約每位100微秒，并且寫入電流為大約100 μ A。當(dāng)在編程時(shí)同時(shí)寫入 數(shù)據(jù)8至32位時(shí)，獲得8至32位/10 μ sec. ( = 100千字節(jié)/秒至400千字節(jié)/秒)的編 程吞吐量。該操作所需的寫入電流為大約800 μ A至3. 2mA。以上引用的專利文件1提出了當(dāng)提供大電流以處理增加的同時(shí)編程的位數(shù)時(shí)用 于確保在其上限制了布線上的電壓降的電流路徑的布置。設(shè)計(jì)這些布置來(lái)提高編程吞吐量。

發(fā)明內(nèi)容
因?yàn)樵黾油瑫r(shí)被校驗(yàn)的位數(shù)需要饋入更大的寫入電流，所以重要的是確保適當(dāng)?shù)?電流路徑。然而，通常比確保電流路徑更重要的是放寬對(duì)電源的限制。即，在芯片中緊湊地 加入提供大電流的電源，來(lái)期望使用內(nèi)部升壓的電源電壓產(chǎn)生該電流。然而，難以完成在芯 片中供應(yīng)大電流的這個(gè)行動(dòng)。從而在確立實(shí)用地提高編程吞吐量的技術(shù)中，更加重要的是要調(diào)和寫入時(shí)間的縮 短和最大寫入電流的削減。這也適用于除了 NOR型以外的閃速存儲(chǔ)器和專利文件2中所討論的其它非易失性
存儲(chǔ)器。根據(jù)目前已知的編程方法，如上所概述，已經(jīng)提升了編程吞吐量但未考慮對(duì)寫入 電流的限制。在那種意義上來(lái)說(shuō)，現(xiàn)有技術(shù)可能不被認(rèn)為是實(shí)用的。本發(fā)明的實(shí)施例考慮了上述情形而被做出，并且提供了具有用于提升編程吞吐量 同時(shí)試圖減小寫入電流的驅(qū)動(dòng)器電路的非易失性半導(dǎo)體存儲(chǔ)裝置。本發(fā)明的實(shí)施例還提供 了一種在用于提升編程吞吐量同時(shí)試圖減小寫入電流的該非易失性半導(dǎo)體存儲(chǔ)裝置上執(zhí) 行校驗(yàn)寫入操作的方法。在實(shí)施本發(fā)明中并根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供了一種非易失性半導(dǎo)體存儲(chǔ)裝置，其包括多個(gè)存儲(chǔ)單元和驅(qū)動(dòng)器電路，驅(qū)動(dòng)器電路被構(gòu)造成以周期執(zhí)行校驗(yàn)寫入操作， 包括從多個(gè)存儲(chǔ)單元的陣列中選擇用于構(gòu)成寫入單元單位的預(yù)定數(shù)量的存儲(chǔ)單元；向預(yù) 定數(shù)量的存儲(chǔ)單元集體地寫入數(shù)據(jù)；以及校驗(yàn)寫入的數(shù)據(jù)，驅(qū)動(dòng)器電路還重復(fù)地執(zhí)行校驗(yàn) 寫入操作，直到發(fā)現(xiàn)寫入單元單位內(nèi)的所有存儲(chǔ)單元都已經(jīng)通過(guò)校驗(yàn)為止；其中，利用從多 個(gè)存儲(chǔ)單元的陣列選擇的多個(gè)寫入單元單位，驅(qū)動(dòng)器電路在被發(fā)現(xiàn)未通過(guò)校驗(yàn)的存儲(chǔ)單元 上，以向一個(gè)寫入單元單位寫入數(shù)據(jù)比向另一寫入單元單位寫入數(shù)據(jù)晚至少一個(gè)周期開始 的方式同時(shí)地執(zhí)行多個(gè)校驗(yàn)寫入操作。
根據(jù)如上概述的結(jié)構(gòu)，驅(qū)動(dòng)器電路控制多個(gè)存儲(chǔ)單元上的寫入校驗(yàn)操作。更具體 地，將預(yù)定數(shù)量的存儲(chǔ)單元從多個(gè)存儲(chǔ)單元中選擇出并作為寫入單元單位。然后以從寫入 數(shù)據(jù)到寫入單元單位至校驗(yàn)寫入的數(shù)據(jù)的周期在寫入單元單位上執(zhí)行寫入校驗(yàn)操作，重復(fù) 該周期，直到發(fā)現(xiàn)寫入單元單位中的所有存儲(chǔ)單元已經(jīng)通過(guò)校驗(yàn)為止。在重復(fù)地執(zhí)行周期中，驅(qū)動(dòng)器電路如下地控制向?qū)懭雴卧獑挝坏牡谝粚懭氲拈_ 始從上述多個(gè)存儲(chǔ)單元中，那些構(gòu)成多個(gè)上述寫入單元單位的存儲(chǔ)單元被選擇且同時(shí)經(jīng) 歷寫入校驗(yàn)操作。這時(shí)，操作對(duì)象單元是那些還未校驗(yàn)的單元或那些被發(fā)現(xiàn)未通過(guò)校驗(yàn)的 單元。當(dāng)同時(shí)地執(zhí)行多個(gè)上述校驗(yàn)寫入操作時(shí)，向一個(gè)寫入單元單位寫入數(shù)據(jù)的開始相對(duì) 于向另一個(gè)寫入單元單位寫入數(shù)據(jù)的開始被延遲了至少一個(gè)周期。當(dāng)同時(shí)向多個(gè)寫入單元單位寫入數(shù)據(jù)時(shí)，向第二或后續(xù)寫入單元單位寫入數(shù)據(jù)的 開始相對(duì)于向在前寫入單元單位寫入數(shù)據(jù)的開始被延遲了至少一個(gè)周期。從而，校驗(yàn)寫入 操作已經(jīng)過(guò)去了至少一個(gè)周期的在前寫入單元單位結(jié)果具有比最初包含的存儲(chǔ)單元少的 操作對(duì)象單元。這里假設(shè)每個(gè)寫入單元單位的存儲(chǔ)單元數(shù)量相同。還假設(shè)只有那些未被發(fā)現(xiàn)通過(guò) 了校驗(yàn)的存儲(chǔ)單元才是校驗(yàn)寫入操作的對(duì)象。如果沒(méi)有執(zhí)行上述的寫入開始點(diǎn)的移位，那么會(huì)在所有寫入單元單位上同時(shí)執(zhí)行 第一寫入。當(dāng)然，至少被校驗(yàn)過(guò)一次的所有存儲(chǔ)單元會(huì)被排除。從而所有存儲(chǔ)單元都是操 作的對(duì)象。這期望提供與作為操作對(duì)象的存儲(chǔ)單元的數(shù)量相當(dāng)?shù)膶懭腚娏?。鑒于寫入電流 一定程度上根據(jù)寫入數(shù)據(jù)為“1”或“0”而不同，統(tǒng)計(jì)上來(lái)說(shuō)，第一寫入時(shí)消耗了非常大的寫 入電流。隨著寫入排序數(shù)的增加，通過(guò)校驗(yàn)的存儲(chǔ)單元數(shù)增加。結(jié)果，從統(tǒng)計(jì)上說(shuō)，所消耗 寫入電流的平均值逐漸下降。根據(jù)本發(fā)明的實(shí)施例，對(duì)比而言，從統(tǒng)計(jì)上說(shuō)高度可能地是一個(gè)寫入單元單位在 第一周期中消耗最大的電流。然而，由于只涉及一個(gè)寫入單元單位，所以總電流值沒(méi)有達(dá)到 很大。在接下來(lái)的(S卩，第二)周期中，可能會(huì)消耗最大電流的寫入單元單位轉(zhuǎn)移到新增 加的第二寫入單元單位。在第二周期中，此電流加上施加至第一寫入單元單位的第二寫入 電流構(gòu)成總電流。即，在第二周期中，用于第一寫入單元單位中那些在第一周期中未通過(guò)校 驗(yàn)的單元的寫入電流通過(guò)用于第二寫入單元單位的寫入電流來(lái)增補(bǔ)，以構(gòu)成總電流。盡管 第二周期中的總電流極有可能大于第一周期中的總電流，但是第二總電流肯定小于第一總 電流的兩倍。寫入單元單位的數(shù)量在第三和后續(xù)周期的每個(gè)中僅僅增加了 1。用于剩余的老寫 入單元單位的電流值隨著周期序數(shù)的變大而下降。
如果未應(yīng)用本發(fā)明的實(shí)施例，那么第一周期中的總電流量是最大的。隨著周期序 數(shù)的增加，總電流量以相對(duì)陡峭的方式下降。對(duì)比而言，本發(fā)明的實(shí)施例的應(yīng)用使得降低總 電流量的峰值以及使各周期的總電流平均化是高度可能的。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，提供了一種在非易失性半導(dǎo)體存儲(chǔ)裝置上執(zhí)行校驗(yàn) 寫入操作的方法，該方法包括以周期執(zhí)行校驗(yàn)寫入操作的步驟，包括從多個(gè)存儲(chǔ)單元的陣 列中選擇用于構(gòu)成寫入單元單位的預(yù)定數(shù)量的存儲(chǔ)單元；向預(yù)定數(shù)量的存儲(chǔ)單元集體地寫 入數(shù)據(jù)；以及校驗(yàn)寫入的數(shù)據(jù)，還重復(fù)地執(zhí)行該校驗(yàn)寫入操作，直到發(fā)現(xiàn)寫入單元單位內(nèi)的 所有存儲(chǔ) 單元已經(jīng)通過(guò)校驗(yàn)為止；其中，利用從多個(gè)存儲(chǔ)單元的陣列中選擇的多個(gè)寫入單 元單位，在被發(fā)現(xiàn)未通過(guò)校驗(yàn)的存儲(chǔ)單元上以向一個(gè)寫入單元單位寫入數(shù)據(jù)比向另一寫入 單元單位寫入數(shù)據(jù)晚至少一個(gè)周期開始的方式同時(shí)地執(zhí)行多個(gè)校驗(yàn)寫入操作。如上所概述，本發(fā)明的實(shí)施例提供了一種能夠增加吞吐量同時(shí)減小總寫入電流量 的非易失性半導(dǎo)體存儲(chǔ)裝置，以及用于在該存儲(chǔ)裝置上執(zhí)行校驗(yàn)寫入操作的方法。


圖1是用作本發(fā)明的第一和第二實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)裝置的框圖；圖2是涉及第一和第二實(shí)施例的存儲(chǔ)單元陣列的構(gòu)造圖；圖3是涉及第一和第二實(shí)施例的存儲(chǔ)單元的等效電路圖；圖4是示出寫入電流和元件阻抗的倒數(shù)(電導(dǎo)率)之間關(guān)系的存儲(chǔ)單元的寫入特 性圖；圖5A、5B以及5C是涉及第一實(shí)施例的校驗(yàn)寫入控制的概念圖；圖6是涉及第一實(shí)施例的校驗(yàn)寫入控制的操作流程圖；圖7A、7B、7C以及7D是涉及第二實(shí)施例的校驗(yàn)寫入控制的概念圖；以及圖8是涉及第二實(shí)施例的校驗(yàn)寫入控制的操作流程圖。
具體實(shí)施例方式下面將參照附圖描述本發(fā)明的優(yōu)選實(shí)施例。將按照以下標(biāo)題描述本發(fā)明是如何典 型地被實(shí)施的1.第一實(shí)施例從一個(gè)周期到另一個(gè)周期寫入開始點(diǎn)的移位2.第二實(shí)施例(從一個(gè)周期到另一個(gè)周期的移位)+ (變化數(shù)量的添加存儲(chǔ)單 元)3.變形例。<1.第一實(shí)施例>總體結(jié)構(gòu)圖1是非易失性半導(dǎo)體存儲(chǔ)裝置的框圖。圖2是存儲(chǔ)單元陣列的構(gòu)造圖。如圖2 中所示，圖1中所示的非易失性半導(dǎo)體存儲(chǔ)裝置具有存儲(chǔ)單元陣列1，其中以矩陣形式分別 在行方向和列方向上排列R個(gè)存儲(chǔ)單元和P個(gè)存儲(chǔ)單元。這里，“R”和“P”均表示可以根 據(jù)期望而確定的比較大的自然數(shù)。如圖1中所示，所謂的外圍電路位于存儲(chǔ)單元陣列1的周圍。圖1中示出的所有 外圍電路的總計(jì)(g卩，除了存儲(chǔ)單元陣列1的塊)相當(dāng)于典型的本發(fā)明的驅(qū)動(dòng)器電路。
作為存儲(chǔ)單元陣列1的外圍電路的一部分，板驅(qū)動(dòng)器(Platedriver)S以及電路塊 4和7被連接。電路塊4包括行解碼器和行驅(qū)動(dòng)器，從而該塊在隨后的描述中將稱為行驅(qū)動(dòng) 器電路4。電路塊7包括感測(cè)放大器和列驅(qū)動(dòng)器(即，用于寫入和讀取操作的驅(qū)動(dòng)器)，從 而該塊在下文中將稱為列驅(qū)動(dòng)器電路7。盡管圖1只示出了一個(gè)存儲(chǔ)單元陣列1、一個(gè)板驅(qū)動(dòng)器8、一個(gè)行驅(qū)動(dòng)器電路4以 及一個(gè)列驅(qū)動(dòng)器電路7，但是通常提供了這些組件每一種的多個(gè)部件。將一個(gè)存儲(chǔ)單元陣 列1、一個(gè)板驅(qū)動(dòng)器8、一個(gè)行驅(qū)動(dòng)器電路4以及一個(gè)列驅(qū)動(dòng)器電路7組合成子陣列。至少 一個(gè)子陣列構(gòu)成圖1中所示的非易失性半導(dǎo)體存儲(chǔ)裝置。這里應(yīng)當(dāng)注意的是，板驅(qū)動(dòng)器8、 行驅(qū)動(dòng)器電路4以及列驅(qū)動(dòng)器電路7可以屬于各自的子陣列(即，不被其它任何的子陣列 共享)，或者可以被多個(gè)相鄰的子陣列共享。圖2示出行驅(qū)動(dòng)器電路4和列驅(qū)動(dòng)器電路7如何連接至存儲(chǔ)單元陣列1中的一個(gè)子陣列。在存儲(chǔ)單元陣列1中，如圖2中所示，以矩陣形式排列存儲(chǔ)單元MC ；存儲(chǔ)單元MC在 行方向上通過(guò)字線WL和在列方向上通過(guò)位線BL而互相連接；以及字線WL和位線BL分別 被連接至行驅(qū)動(dòng)器電路4和列驅(qū)動(dòng)器電路7。如隨后將更詳細(xì)地討論的，每個(gè)存儲(chǔ)單元MC是由一個(gè)晶體管和一個(gè)可變電阻器 (存儲(chǔ)元件)構(gòu)成的可變阻抗型存儲(chǔ)單元。應(yīng)當(dāng)注意的是，該類型的存儲(chǔ)單元是優(yōu)選示例， 并且也可以將本發(fā)明的實(shí)施例應(yīng)用到其它類型的非易失性存儲(chǔ)單元。圖2兼作說(shuō)明如何選擇隨后要討論的、由預(yù)定數(shù)量的存儲(chǔ)單元MC構(gòu)成的寫入單 元單位的示意圖。由于那個(gè)原因，圖2將存儲(chǔ)單元陣列1在行方向上劃分為塊。陣列到塊 的此劃分僅僅是虛擬的(即，不是物理上的)；它僅代表用于列驅(qū)動(dòng)器單元7的存儲(chǔ)單元的 不同地址。因此，可以根據(jù)要輸入至列驅(qū)動(dòng)器電路7的地址，以不同于圖2中所示出的方式 (即，針對(duì)塊尺寸和塊數(shù)量而言)來(lái)以可替選方式劃分存儲(chǔ)單元陣列1。圖2中，更具體地，在行方向上存在R個(gè)存儲(chǔ)單元，并且將這些存儲(chǔ)單元?jiǎng)澐譃镹
塊I0[n( = 0、l.....N-I)]。在這種情況下，沒(méi)有在列方向上的塊劃分。每個(gè)塊由MXP個(gè)
存儲(chǔ)單元MC組成。在示出N塊Ι0[η]的圖2中，共同連接至第一位線BL的第一列中的存儲(chǔ)單元的集 合被稱為第一列CLMW]；第二列中的存儲(chǔ)單元的集合被稱為第二列CLM[1]；等等。這樣，最 后列中的存儲(chǔ)單元的集合被稱為第M列CLM[M-1]。針對(duì)這個(gè)實(shí)施例，將寫入單元單位定義為如圖2中所示的從N塊Ι0[η]中逐一選 擇的N個(gè)物理上分離的存儲(chǔ)單元的集合。在隨后的描述中將這個(gè)寫入單元單位(或與該寫 入單元單位相對(duì)應(yīng)的N個(gè)數(shù)據(jù)項(xiàng))稱為字。而多值存儲(chǔ)器的每個(gè)存儲(chǔ)單元能夠容納2位或 更多位的數(shù)據(jù)，此實(shí)施例假設(shè)使用二進(jìn)制存儲(chǔ)器，從而也可以將與每個(gè)寫入單元單位相對(duì) 應(yīng)的N位稱為字。第一字是連接至一條字線WL的R個(gè)存儲(chǔ)單元中屬于第一列CLM W]的N個(gè)存儲(chǔ)單 元的集合；第二字是連接至一條字線WL的R個(gè)存儲(chǔ)單元中屬于第二列CLM[1]的N個(gè)存儲(chǔ)單 元的集合；等等。從而第M字是連接至一條字線WL的R個(gè)存儲(chǔ)單元中屬于第M列CLM[M-1] 的N個(gè)存儲(chǔ)單元的集合。如上所述，連接至一條字線WL的R個(gè)存儲(chǔ)單元由M個(gè)字組成。也將M個(gè)字稱為頁(yè)。 根據(jù)感測(cè)放大器的構(gòu)造，M個(gè)字可以構(gòu)成一頁(yè)或兩頁(yè)。圖1中示出的其它外圍電路包括用于控制直接驅(qū)動(dòng)存儲(chǔ)單元陣列1的電路(行驅(qū)動(dòng)器電路4、列驅(qū)動(dòng)器電路7以及板驅(qū)動(dòng)器8)的電路。這些控制電路包括地址電路2、列解碼器5、數(shù)據(jù)輸入/輸出(I/O)電路6及控 制器11。電源電路與用于生成和控制時(shí)鐘信號(hào)的電路未示出。地址電路2起到所謂的預(yù)解碼器的作用并將輸入地址信號(hào)(“Address”)分為要 被輸入至行驅(qū)動(dòng)器電路4的高階位或低階位的X地址和要被輸入至列解碼器5的剩余位的 Y地址。地址電路2還可以兼作地址寄存器，其在控制器11的控制下保持地址信號(hào)以便按 適當(dāng)定時(shí)的方式隨后輸出。行驅(qū)動(dòng)器電路4在地址電路2和控制器11的控制下工作，處理來(lái)自這些組件的信 號(hào)。行驅(qū)動(dòng)器電路4接收借助地址電路2通過(guò)從外部輸入的地址信號(hào)提取而生成的X地址、 選擇由輸入的X地址指定的一條字線WL以及用預(yù)定電壓來(lái)驅(qū)動(dòng)選擇的字線WL預(yù)定的時(shí)間 段。為了使連接至字線WL的存儲(chǔ)單元MC準(zhǔn)備好寫入或讀取操作，將電壓施加至字線 WL。這個(gè)電壓被稱為字線電壓、柵極電壓或?qū)懭腚妷呵以诖藢?shí)施例的情況中當(dāng)處于高(“H”) 時(shí)變成有效。行驅(qū)動(dòng)器電路4是控制用于施加均具有峰值的脈沖(寫入脈沖)作為寫入電 壓的時(shí)序、脈沖的持續(xù)時(shí)間以及被施加的電壓的電路。寫入脈沖的單元驅(qū)動(dòng)功率可以對(duì)于 所有寫入操作保持相同，或可以根據(jù)存儲(chǔ)單元的類型而變化。應(yīng)當(dāng)注意的是，用于控制單 元驅(qū)動(dòng)功率的適合方法根據(jù)存儲(chǔ)單元類型而變化。示例性地，當(dāng)存儲(chǔ)單元是如本實(shí)施例的 可變阻抗型時(shí)，可以使用以下幾種方法中的一種或者其組合來(lái)改變寫入脈沖的單元驅(qū)動(dòng)功 率，這些方法包括用于控制施加的電壓的方法，用于控制脈沖的數(shù)量同時(shí)保持每個(gè)脈沖的 持續(xù)時(shí)間不變的方法，以及用于控制脈沖持續(xù)時(shí)間的方法。列驅(qū)動(dòng)器電路7包含諸如寫入驅(qū)動(dòng)器和讀取驅(qū)動(dòng)器的列驅(qū)動(dòng)器。列驅(qū)動(dòng)器電路7 還包含讀取位線BL的電位(即，將該電位放大為二進(jìn)制電壓)的感測(cè)放大器。將列驅(qū)動(dòng)器 電路7連接至內(nèi)部數(shù)據(jù)總線10。列解碼器5是基于從地址電路2輸入的Y地址來(lái)激活與特定的存儲(chǔ)單元相對(duì)應(yīng)的 感測(cè)放大器或列驅(qū)動(dòng)器的電路。在把存儲(chǔ)單元?jiǎng)澐譃閴K的圖2的設(shè)置中，為每個(gè)塊Ι0[η]提供了至少一個(gè)感測(cè)放 大器。在存儲(chǔ)單元陣列中可以提供和列的數(shù)量一樣多的感測(cè)放大器。然而，應(yīng)當(dāng)注意的是， 感測(cè)放大器的集中安裝導(dǎo)致較大的電路尺寸。從而優(yōu)選的是為每個(gè)M個(gè)存儲(chǔ)單元的塊提供 感測(cè)放大器，并且優(yōu)選地是使列驅(qū)動(dòng)器電路7的內(nèi)部開關(guān)控制把感測(cè)放大器連接至該塊內(nèi) 特定列的路徑。也可以提供和列的數(shù)量一樣多的列驅(qū)動(dòng)器(寫入驅(qū)動(dòng)器和讀取驅(qū)動(dòng)器)?；蛘?，出 于上述原因，可以提供和塊的數(shù)量一樣多的列驅(qū)動(dòng)器。在這種情況下，列驅(qū)動(dòng)器電路7中包 括用于控制列驅(qū)動(dòng)器至位線BL的連接的開關(guān)。列驅(qū)動(dòng)器電路7中還包括用于將位線BL與諸如列驅(qū)動(dòng)器電路7和列解碼器5的 外圍電路的負(fù)載斷開連接以便易于驅(qū)動(dòng)位線的列開關(guān)。列開關(guān)和用于控制列驅(qū)動(dòng)器與位線 BL之間連接的開關(guān)或者通過(guò)由列驅(qū)動(dòng)器電路7基于來(lái)自列解碼器5的Y地址而內(nèi)部生成的 開關(guān)控制信號(hào)來(lái)驅(qū)動(dòng)，或者通過(guò)從控制器11發(fā)送的控制信號(hào)來(lái)驅(qū)動(dòng)?？刂破?1接收諸如寫入信號(hào)、刪除信號(hào)以及讀取信號(hào)的各種操作控制信號(hào)，并基 于這些輸入的控制信號(hào)來(lái)控制其它外圍電路的組件塊?？刂破?1也起到發(fā)送用于指示芯片(即非易失性半導(dǎo)體存儲(chǔ)裝置)準(zhǔn)備好讀取/寫入操作或處于繁忙狀態(tài)的狀態(tài)標(biāo)志(就 緒/忙標(biāo)志)到芯片外部的作用。板驅(qū)動(dòng)器8是由控制器11控制的電壓驅(qū)動(dòng)器。如隨后將更詳細(xì)地描述的，板驅(qū)動(dòng)器8控制用于使單元電流流過(guò)可變阻抗型存儲(chǔ)單元的板電壓。板電壓基于與位線BL的電 壓相關(guān)的電壓差來(lái)確定存儲(chǔ)單元電流的方向。為了實(shí)施這個(gè)特征，板驅(qū)動(dòng)器8控制板電壓 相對(duì)于位線電壓的強(qiáng)度差異的關(guān)系在寫入操作和刪除操作之間的反轉(zhuǎn)。基于來(lái)自控制器11 的指定寫入操作或刪除操作的控制信號(hào)來(lái)執(zhí)行該控制。存儲(chǔ)單元結(jié)構(gòu)圖3是本發(fā)明各實(shí)施例共同的存儲(chǔ)單元的等效電路圖。圖3中示出的存儲(chǔ)單元MC由充當(dāng)存儲(chǔ)元件的一個(gè)可變單元電阻器Rcell和一個(gè)存取晶體管組成?？勺儐卧娮杵?Rcell的一端被連接至板線PL，以及另一端被連接至存取晶體管AT的源極。存取晶體管AT 的漏極被連接至位線BL并且該晶體管的柵極被連接至充當(dāng)存取線的字線WL。板線PL可以如圖2中所示的布置為與位線BL平行，或者可以布置為與位線BL垂直。由于在存儲(chǔ)單元陣列1內(nèi)以相同的電壓在給定的時(shí)間點(diǎn)驅(qū)動(dòng)板線PL，所以如果可能的 話可以用導(dǎo)電板(conductive Plate)來(lái)取代板線PL。板線PL(或板)由控制器11和板驅(qū) 動(dòng)器8控制。存取晶體管AT被形成在半導(dǎo)體襯底上，并具有構(gòu)成源極和漏極的兩個(gè)摻雜區(qū)。在半導(dǎo)體襯底上于兩個(gè)摻雜區(qū)之間，連同插入的柵極絕緣膜，形成了典型地由多晶硅制成的 柵電極。柵電極或者構(gòu)成字線，或者連接至另外制備的字線。將摻雜區(qū)中的一個(gè)連接至由 上層布線層構(gòu)成的位線。將另一個(gè)摻雜區(qū)連接至上層中的可變單元電阻器Rcell?？勺儐卧娮杵鱎cell具有膜結(jié)構(gòu)，該膜結(jié)構(gòu)具有插入在下電極和構(gòu)成板線PL的上電極之間的絕緣體膜和導(dǎo)體膜。用于絕緣體膜的材料可以是諸如SiN、Si02或Gd2O3的絕 緣體。用于導(dǎo)體膜的材料可以示例性地為包含金屬元素Cu、Ag以及Al中至少一種的金屬 膜、合金膜(例如，CuTe合金膜)或金屬化合物膜。也可以替代地使用除了 Cu、Ag或Al以 外的金屬元素，只要它們能夠易于離子化。導(dǎo)體膜被形成作為用于提供導(dǎo)電離子的層。示例性地，當(dāng)在寫入操作時(shí)使可變單元電阻器Rcell中板線PL側(cè)相比于位線BL至少提升至一定電壓時(shí)，導(dǎo)體膜中包含的Cu、Ag以及Al離子化并且被賦予了要被拉到陰極 側(cè)的特性。這些金屬導(dǎo)電離子被注入到絕緣體膜中。這導(dǎo)致絕緣體膜的絕緣強(qiáng)度下降，賦 予該膜一定程度的導(dǎo)電性。相反地，當(dāng)相比板線PL而言提高位線BL電壓時(shí)，使注入到絕緣體膜中的導(dǎo)電離子回到導(dǎo)體膜。這在寫入操作之前有效地將電阻器復(fù)位為高阻抗?fàn)顟B(tài)。該操作被稱為刪除 (操作)。圖4示出了寫入電流與元件阻抗的倒數(shù)(電導(dǎo)率)之間的關(guān)系。從圖4可以看出，可變單元電阻器Rcell的阻抗值與寫入電流大約成反比。在圖4中，點(diǎn)表示測(cè)量值。通過(guò) 階梯狀改變被測(cè)存取晶體管AT的柵極電壓值而得到離散點(diǎn)。即，該圖表示出了可變單元電 阻器Rcell的阻抗值可以例如利用存取晶體管AT上的柵極電壓(寫入電壓)的強(qiáng)度來(lái)非 常高精度地控制。除了響應(yīng)于輸入數(shù)據(jù)是單個(gè)地還是集體地訪問(wèn)存儲(chǔ)單元的細(xì)節(jié)以外，寫入操作和刪除操作之間的差異是定義上的差異。例如，盡管充分地注入導(dǎo)電離子到絕緣體中的行動(dòng)通常被稱為“寫入”操作，但是這也可以替代地被定義為刪除操作。相反地，盡管使導(dǎo)電離 子從絕緣體回到離子供應(yīng)層的行動(dòng)通常被稱為“刪除”操作，但是這也可以被定義為寫入操 作。對(duì)于re和MONOS型來(lái)說(shuō)也是如此。關(guān)于本發(fā)明的這個(gè)實(shí)施例，注入導(dǎo)電離子到絕緣體中以降低其阻抗值的行動(dòng)被定 義為寫入操作，以及從絕緣體中提取導(dǎo)電離子的行動(dòng)被定義為刪除操作。然而，這不限制本 發(fā)明的實(shí)施例，并且即使寫入操作和刪除操作的定義被互換，也同樣可以應(yīng)用本發(fā)明。對(duì)于 FG和MONOS型來(lái)說(shuō)也是如此。在給定的存儲(chǔ)單元MC上重復(fù)寫入操作和刪除操作實(shí)現(xiàn)了其中正被討論的可變單 元電阻器Rcell的阻抗值在高阻抗?fàn)顟B(tài)和低阻抗?fàn)顟B(tài)之間可逆地變化的二進(jìn)制存儲(chǔ)器。此 夕卜，即使在停止向單元施加電壓之后也保留了寫入的數(shù)據(jù)，使得存儲(chǔ)單元起到非易失性存 儲(chǔ)器的作用。接下來(lái)將描述對(duì)寫入操作的驅(qū)動(dòng)控制。校驗(yàn)寫入控制圖5A、5B以及5C是涉及第一實(shí)施例的校驗(yàn)寫入控制的概念圖。圖5A示意性地示 出了執(zhí)行由給定地址k指定的一個(gè)字(一個(gè)寫入單元單位)的數(shù)據(jù)寫入的過(guò)程中時(shí)間的推 移。同樣地，圖5B示意性地示出了執(zhí)行由不同于地址k的另一個(gè)地址j (優(yōu)選的是相應(yīng)的 存儲(chǔ)單元不應(yīng)重疊)指定的一個(gè)字的數(shù)據(jù)寫入的過(guò)程中時(shí)間的推移。圖5C示意性地示出 了執(zhí)行用于將數(shù)據(jù)寫入至不同于地址k和地址j兩者的地址i (優(yōu)選的是相應(yīng)的存儲(chǔ)單元 不應(yīng)重疊)的過(guò)程中時(shí)間的推移。這里應(yīng)當(dāng)注意的是，圖5A至圖5C中所示的地址k、地址 j和地址i可以或者可以不對(duì)應(yīng)于同一行。上面的三個(gè)地址不需要對(duì)應(yīng)于同一行意味著他們可以被連接至同一字線或不同 的字線。然而，字線通常被一個(gè)接一個(gè)地驅(qū)動(dòng)，典型地是因?yàn)橐淮悟?qū)動(dòng)一條字線有利于抑制 電力從字線被放電。以下的描述，假設(shè)一個(gè)接一個(gè)地驅(qū)動(dòng)字線，以及以規(guī)定存儲(chǔ)空間的方式 來(lái)排序三個(gè)地址，例如，它們是按地址信號(hào)順序的連續(xù)地址。在這種情況下，需要為每個(gè)列 提供感測(cè)放大器。作為同時(shí)校驗(yàn)寫入操作的目標(biāo)的多個(gè)字的數(shù)量不限于三個(gè)。然而，假設(shè)存儲(chǔ)單元 沒(méi)有相互重疊，那么針對(duì)經(jīng)歷同時(shí)校驗(yàn)寫入操作的多個(gè)字，不會(huì)兩次或更多次地選擇物理 上相同的存儲(chǔ)單元。圖6示出了從寫入操作的開始啟動(dòng)的、用于寫入四個(gè)字的過(guò)程的操作流程圖。圖6中說(shuō)明的僅是編程過(guò)程；外圍電路不被期望通過(guò)決定給定步驟的執(zhí)行次數(shù)或決定給定步 驟是否結(jié)束來(lái)適應(yīng)性地改變?cè)撨^(guò)程。尤其是，與執(zhí)行次數(shù)已經(jīng)預(yù)設(shè)的序列一致地操作的外 圍電路可以被認(rèn)為是圖6中示出的執(zhí)行流程的示例。例如，其執(zhí)行次數(shù)已經(jīng)預(yù)設(shè)以及由此 確定了其結(jié)束的給定步驟可以在實(shí)際中終止，無(wú)需經(jīng)歷預(yù)定的寫入何時(shí)已經(jīng)結(jié)束這樣的判 斷，從而控制自動(dòng)地轉(zhuǎn)移至下一步驟。首先，在步驟STll中寫入第一字。在下一步驟ST12中執(zhí)行寫入校驗(yàn)操作(S卩，讀 出和校驗(yàn))。示例性地，通過(guò)列驅(qū)動(dòng)器電路7對(duì)比讀取數(shù)據(jù)自動(dòng)地檢查寫入數(shù)據(jù)并根據(jù)兩數(shù) 據(jù)之間的匹配而設(shè)定寫入禁止，來(lái)完成該校驗(yàn)。在步驟ST12之后，并列地執(zhí)行步驟ST13和ST14。在步驟ST13中，進(jìn)行檢查以確 定第一字的第一寫入是否已經(jīng)結(jié)束。提供該步驟，以便在第一寫入終止的時(shí)刻便開始寫入 第二字。即，這里規(guī)定了移位的周期數(shù)。如果將移位設(shè)為兩個(gè)周期，那么在步驟ST13中所作的檢查是關(guān)于第一字的第二寫入是否已經(jīng)結(jié)束。在這個(gè)示例中，步驟ST13中檢查的結(jié)果 是肯定的，從而開始了第二字的寫入。同時(shí)，在步驟ST14中作檢查來(lái)確定編程是否完成。當(dāng)已經(jīng)校驗(yàn)了所有位(存儲(chǔ)單 元)時(shí)，確定完成了編程。因此非常可能的是，步驟ST14中的檢查結(jié)果在第一輪否定的。然 后到達(dá)步驟ST15。在步驟ST15中，作檢查來(lái)確定是否用完了規(guī)定的寫入次數(shù)。沒(méi)有用于檢查規(guī)定次數(shù)是否用完的這個(gè)步驟(即，步驟ST15)，則在有缺陷的存儲(chǔ)單元被檢測(cè)的情況下，從步驟 ST14至步驟STll的循環(huán)就沒(méi)有出口。這里提供步驟ST15來(lái)避免這樣的可能出現(xiàn)的結(jié)果。 如果發(fā)現(xiàn)用完了規(guī)定的寫入次數(shù)，則到達(dá)步驟ST16，設(shè)定寫入未完成標(biāo)志并終止第一字的寫入。當(dāng)正執(zhí)行第一字上的第二及后續(xù)的寫入和校驗(yàn)操作周期時(shí)，以如圖5中所示的同 步移位方式開始第二字的寫入。這里涉及的步驟(即，步驟ST21至ST26)與在第一字上執(zhí) 行的步驟STll至ST16相同。如同更早的周期中那樣，在步驟ST23中檢測(cè)到步驟ST22中第一寫入的結(jié)束，并且 開始了第三字的寫入(在步驟ST31至ST36中)。以同樣的方式，第四字的寫入(在步驟 ST41至步驟ST46中)比第三字的開始晚一個(gè)周期開始。如圖所示，如果第四字是最后的字，那么就沒(méi)有繼步驟ST42之后的當(dāng)檢測(cè)到第一 寫入結(jié)束時(shí)讓后續(xù)操作繼續(xù)的處理(等同于步驟ST13、ST23和ST33)。步驟ST46的結(jié)束 使得四字頁(yè)編程完成。在隨后的操作流程中，如果步驟ST13、ST23、ST33以及ST34中任一的檢查結(jié)果是 否定的(“No”)，那么將不會(huì)執(zhí)行后續(xù)處理(步驟ST13情況下為步驟ST21至ST26)。在圖 6中用“NOP”表示這種處理的缺乏。在其中作了檢查來(lái)確定寫入(編程)是否完成的步驟ST14、ST24、ST34以及ST44 的每個(gè)中，可以基于前一寫入校驗(yàn)操作的結(jié)果來(lái)確定接下來(lái)要控制的柵極電壓值。這與如 下事實(shí)相關(guān)可以使用柵極電壓來(lái)控制其中電流像圖4中所示的那樣與阻抗變化強(qiáng)烈相關(guān) 的阻抗可變型存儲(chǔ)單元的阻抗。如果存儲(chǔ)單元具有圖4中所示的特性，那么可以通過(guò)針對(duì) 規(guī)定的阻抗值而適當(dāng)?shù)剡x擇柵極電壓的設(shè)定來(lái)控制這些存儲(chǔ)單元上寫入的成功率。出于這 個(gè)原因，即使考慮到輸入數(shù)據(jù)的隨機(jī)改變，也可以就多少寫入操作會(huì)完成向無(wú)缺陷存儲(chǔ)單 元寫入數(shù)據(jù)而做出高概率預(yù)測(cè)。因此，如果接下來(lái)要控制的柵極電壓是基于寫入校驗(yàn)操作 的結(jié)果而確定的，那么和如果柵極電壓值被控制成每次改變一個(gè)步長(zhǎng)相比，上述特征允許 更快速的編程。在上述的第一實(shí)施例中，在地址k的編程結(jié)束之前，地址j的編程比地址k的編程 晚一個(gè)周期(或幾個(gè)周期)開始。如果假設(shè)在編程結(jié)束之前平均要執(zhí)行Q個(gè)校驗(yàn)周期，那 么編程吞吐量以大約Q因子倍增。根據(jù)第一實(shí)施例，如果將用單個(gè)寫入的編程成功率設(shè)定為高(例如，為80百分比 或更高)，那么所消耗電流的峰值的上升可以保持為正常的1. 2倍或更少，并且可以并行地 編程多個(gè)地址。<2.第二實(shí)施例>圖7A、7B、7C以及7D是涉及第二實(shí)施例的校驗(yàn)寫入控制的概念圖。盡管可以像5A至5C的情況下一樣，通過(guò)選擇如圖2中所示的每塊IO[n] —個(gè)存儲(chǔ)單元來(lái)構(gòu)成寫入單元單 位，但是圖7A至7D所示的是另一類型的示例。即，將連接至給定字線WL的一組S個(gè)存儲(chǔ) 單元作為一個(gè)寫入單元單位。也可以從上述第一實(shí)施例得到此變形。這是第二實(shí)施例相比 第一實(shí)施例可能出現(xiàn)的區(qū)別而非本質(zhì)的區(qū)別。圖7A至7D所示的技術(shù)與圖5A至圖5C所示技術(shù)的真正區(qū)別是新加入校驗(yàn)寫入操作的位數(shù)(即，存儲(chǔ)單元數(shù))在各周期之間變動(dòng)。更具體地，在第二周期中新增加的A位少 于最初的S位。同樣地，在第三周期中新增加的B位少于S位以及在第四周期中新增加的 C位少于S位。值A(chǔ)、B以及C不是固定的，它們?cè)诟髦芷谥g變動(dòng)。要在每個(gè)周期中同時(shí) 處理的位的數(shù)量保持在數(shù)量S(位)以下?？梢赃M(jìn)行上述種類的控制是基于以下事實(shí)給定例如圖4中所示那樣的高度可控 的存儲(chǔ)單元，通過(guò)校驗(yàn)的概率(即編程成功率)基本上保持為恒定。圖8示出涉及第二實(shí)施例的操作流程。首先，在步驟ST51中，激活給定的字線來(lái) 選擇行。然后在步驟ST52中，從連接至選擇的字線的R個(gè)存儲(chǔ)單元中，選擇連接至S條位 線(即，S列)的給定組的寫入單元單位。在步驟ST53和ST54中，在選擇的寫入單元單位(S位)上執(zhí)行寫入和寫入校驗(yàn) (讀取和校驗(yàn))操作。在步驟ST55中，成功編程從而通過(guò)校驗(yàn)的位數(shù)q(q< S)被計(jì)數(shù)。例 如，如果將數(shù)量S設(shè)定為16，以及將編程成功率設(shè)定為75 %，那么位數(shù)q是12。在接下來(lái)的 步驟ST56中沒(méi)有選擇這12列。在接下來(lái)的步驟ST57中，作檢查來(lái)確定頁(yè)編程是否完成。 當(dāng)已校驗(yàn)了所有R位且所有列已經(jīng)不被選擇時(shí)，確定編程完成。此時(shí)，步驟ST57中的檢查結(jié)果是否定的(“No”)，并且到達(dá)步驟ST58。在步驟 ST58中，從剩余未選擇的列中選擇q個(gè)新的列(即，等于前回成功編程的位數(shù))。預(yù)先確定 了選擇列的優(yōu)先順序。然后再次到達(dá)步驟ST53，并且將新選擇的q列加入至前回編程周期中失敗的 (S-q)列。在步驟ST53和ST54中，在通過(guò)添加選擇而獲得的總共S列上執(zhí)行寫入和寫入校 驗(yàn)操作。再次在步驟ST55中計(jì)數(shù)已被編程的位數(shù)，在步驟ST56中再次不選擇被成功編程 的列，以及在步驟ST57中再次作檢查來(lái)確定頁(yè)編程是否完成。當(dāng)編程成功率被設(shè)定為75%時(shí)，在第二周期中成功地編程了 12位且4位失敗。在 四個(gè)失敗的位中，有一個(gè)可能已從第一周期中繼承。在第三以及后續(xù)的周期中重復(fù)上述步驟。在接近一個(gè)頁(yè)結(jié)束的周期中，可能再也 沒(méi)有用于在步驟ST58中添加的足夠位。在那種情況下，在少于S的位上執(zhí)行寫入。最終， 當(dāng)發(fā)現(xiàn)完成整個(gè)頁(yè)的編程時(shí)，在步驟ST59中不選擇當(dāng)前行，并且結(jié)束一個(gè)頁(yè)的寫入。在如上的操作流程中，在除了幾個(gè)接近結(jié)束的周期外的各周期中都恒定地在S位 上執(zhí)行寫入。那意味著通過(guò)第二實(shí)施例比通過(guò)第一實(shí)施例更加均勻地保持了消耗的寫入電 流量。結(jié)果，即使與最大寫入計(jì)數(shù)S —致地將電源電路的能力設(shè)置為低，也可以保證性能。 因此有兩種可能或者可以減小電源電路的規(guī)模，或者可以為了提升操作速度而提高電源 電路的驅(qū)動(dòng)功率。上述討論的操作可以逐條列舉如下1)對(duì)于由R位組成的頁(yè)編程，第一校驗(yàn)周期中在S位上首先執(zhí)行寫入和校驗(yàn)操作， 其中S小于R。
2)在其數(shù)量為在第一校驗(yàn)周期中完成了寫入的位的數(shù)量以下的新位上開始第二 校驗(yàn)周期。3)在其數(shù)量為在第二校驗(yàn)周期中完成了寫入的位的數(shù)量以下的新位上開始第三 校驗(yàn)周期。4)重復(fù)相似性質(zhì)的周期。5)可以將上述逐條列舉的步驟1)至4)總結(jié)為下面的表述在其數(shù)量為在第 (k-1)校驗(yàn)周期中完成了寫入的位的數(shù)量以下的新位上開始第k校驗(yàn)周期。利用第二實(shí)施例，同時(shí)經(jīng)歷每個(gè)校驗(yàn)周期的位的數(shù)量典型地保持為S以下。這使得能夠最大化編程吞吐量同時(shí)將峰值消耗電流限制為與S位相當(dāng)?shù)膶懭腚娏?。第二?shí)施例適用于根據(jù)寫入數(shù)據(jù)對(duì)經(jīng)歷集體擦除后處于被預(yù)先刪除的狀態(tài)的各頁(yè)進(jìn)行選擇性編程(寫入)的情況。在這樣的情況下，可以預(yù)先禁止根據(jù)寫入數(shù)據(jù)不會(huì)被 編程(即，不在其上寫入數(shù)據(jù))的位(列)，以便不會(huì)選擇這些位。<3.變形例 >可以向其應(yīng)用本發(fā)明的實(shí)施例的非易失性存儲(chǔ)單元不限于阻抗可變型存儲(chǔ)單元 MC。如上所述，本發(fā)明的實(shí)施例的寫入校驗(yàn)操作旨在抑制總單元電流。實(shí)施例的降低總單 元電流的能力通過(guò)圖4中示出的存儲(chǔ)單元阻抗是高度可控的事實(shí)而得到了技術(shù)上的支持。 就那方面而言，當(dāng)將本發(fā)明應(yīng)用到結(jié)合了阻抗可變存儲(chǔ)單元的本發(fā)明的實(shí)施例(尤其是第 二實(shí)施例)時(shí)，本發(fā)明尤其有效。然而，應(yīng)當(dāng)注意，當(dāng)涉及到控制是否讓單元電流流動(dòng)時(shí)，電壓控制型存儲(chǔ)單元在抑 制總消耗電流方面十分有效。鑒于此，本發(fā)明可適用于包括re和MONOS型(NAND、0R，等等) 以及MRAM和ReRAM的所有非易失性存儲(chǔ)器。本申請(qǐng)包含與2009年2月5日在日本專利局提交的日本在先專利申請(qǐng) JP2009-024724中公開的內(nèi)容相關(guān)的主題內(nèi)容，其全部?jī)?nèi)容通過(guò)引用結(jié)合于此。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，在所附權(quán)利要求書或其等同物的范圍內(nèi)可以根據(jù)設(shè)計(jì) 要求和其它因素做出各種修改、組合、子組合以及改變。
權(quán)利要求
一種非易失性半導(dǎo)體存儲(chǔ)裝置，包括多個(gè)存儲(chǔ)單元；以及驅(qū)動(dòng)器電路，其被配置成以周期執(zhí)行校驗(yàn)寫入操作，包括從所述多個(gè)存儲(chǔ)單元的陣列中選擇用于構(gòu)成寫入單元單位的預(yù)定數(shù)量的存儲(chǔ)單元；將數(shù)據(jù)集體地寫入所述預(yù)定數(shù)量的存儲(chǔ)單元；以及校驗(yàn)寫入的數(shù)據(jù)，所述驅(qū)動(dòng)器電路還重復(fù)地執(zhí)行所述校驗(yàn)寫入操作，直到所述寫入單元單位內(nèi)的所有存儲(chǔ)單元都通過(guò)了校驗(yàn)為止；其中，利用從所述多個(gè)存儲(chǔ)單元的陣列中選擇的多個(gè)所述寫入單元單位，所述驅(qū)動(dòng)器電路在未通過(guò)校驗(yàn)的存儲(chǔ)單元上，按照向一個(gè)寫入單元單位寫入數(shù)據(jù)比向另一個(gè)寫入單元單位寫入數(shù)據(jù)晚至少一個(gè)周期開始的方式，同時(shí)地執(zhí)行多個(gè)所述校驗(yàn) 入操作。
2.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，給定所述多個(gè)所述寫入單 元單位，所述驅(qū)動(dòng)器電路最大化首先要寫入數(shù)據(jù)的寫入單元單位中的存儲(chǔ)單元數(shù)量，所述 驅(qū)動(dòng)器電路還使數(shù)據(jù)的寫入以逐漸延遲的方式開始的各寫入單元單位中的存儲(chǔ)單元數(shù)量 變化。
3.根據(jù)權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，所述驅(qū)動(dòng)器電路按照所述 校驗(yàn)寫入操作在一個(gè)周期中同時(shí)執(zhí)行的存儲(chǔ)單元的數(shù)量不超過(guò)首先寫入數(shù)據(jù)的寫入單元 單位中最大存儲(chǔ)單元數(shù)量的方式，控制各寫入單元單位中的存儲(chǔ)單元數(shù)量。
4.根據(jù)權(quán)利要求3所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，數(shù)據(jù)的寫入比所述另一個(gè) 寫入單元單位晚至少一個(gè)周期開始的所述一個(gè)寫入單元單位具有在所述多個(gè)存儲(chǔ)單元的 陣列內(nèi)與所述另一個(gè)寫入單元單位的地址連續(xù)的地址。
5.根據(jù)權(quán)利要求4所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，所述多個(gè)存儲(chǔ)單元各自按 照使阻抗值根據(jù)施加的電壓而變化的存儲(chǔ)元件和存取晶體管串聯(lián)在第一公共線和第二公 共線之間的方式來(lái)形成。
6.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，數(shù)據(jù)的寫入比所述另一個(gè) 寫入單元單位晚至少一個(gè)周期開始的所述一個(gè)寫入單元單位具有在所述多個(gè)存儲(chǔ)單元的 陣列內(nèi)與所述另一個(gè)寫入單元單位的地址連續(xù)的地址。
7.根據(jù)權(quán)利要求6所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，所述多個(gè)存儲(chǔ)單元各自按 照使阻抗值根據(jù)施加的電壓而變化的存儲(chǔ)元件和存取晶體管串聯(lián)在第一公共線和第二公 共線之間的方式來(lái)形成。
8.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，所述存儲(chǔ)單元是阻抗可變 型存儲(chǔ)單元。
9.一種在非易失性半導(dǎo)體存儲(chǔ)裝置上執(zhí)行校驗(yàn)寫入操作的方法，所述方法包括下述步驟以周期執(zhí)行所述校驗(yàn)寫入操作，包括從多個(gè)存儲(chǔ)單元的陣列中選擇用于構(gòu)成寫入單 元單位的預(yù)定數(shù)量的存儲(chǔ)單元；將數(shù)據(jù)集體地寫入所述預(yù)定數(shù)量的存儲(chǔ)單元；以及校驗(yàn)寫 入的數(shù)據(jù)，所述校驗(yàn)寫入操作還被重復(fù)地執(zhí)行，直到所述寫入單元單位內(nèi)的所有存儲(chǔ)單元 都通過(guò)了校驗(yàn)為止；其中，利用從所述多個(gè)存儲(chǔ)單元的陣列中選擇的多個(gè)所述寫入單元單位，在未通過(guò)校 驗(yàn)的存儲(chǔ)單元上，按照向一個(gè)寫入單元單位寫入數(shù)據(jù)比向另一個(gè)寫入單元單位寫入數(shù)據(jù)晚 至少一個(gè)周期開始的方式，同時(shí)地執(zhí)行多個(gè)所述校驗(yàn)寫入操作。
10.根據(jù)權(quán)利要求9所述的在非易失性半導(dǎo)體存儲(chǔ)裝置上執(zhí)行校驗(yàn)寫入操作的方法， 其中，所述存儲(chǔ)單元是阻抗可變型存儲(chǔ)單元。
全文摘要
本文公開了一種非易失性半導(dǎo)體存儲(chǔ)裝置及在其上執(zhí)行校驗(yàn)寫入操作的方法，該非易失性半導(dǎo)體存儲(chǔ)裝置包括多個(gè)存儲(chǔ)單元和驅(qū)動(dòng)器電路，該驅(qū)動(dòng)器電路被配置成以周期執(zhí)行校驗(yàn)寫入操作，包括從多個(gè)存儲(chǔ)單元的陣列中選擇用于構(gòu)成寫入單元單位的預(yù)定數(shù)量的存儲(chǔ)單元、將數(shù)據(jù)集體地寫入預(yù)定數(shù)量的存儲(chǔ)單元以及校驗(yàn)寫入的數(shù)據(jù)，該驅(qū)動(dòng)器電路還重復(fù)地執(zhí)行校驗(yàn)寫入操作，直到寫入單元單位內(nèi)的所有存儲(chǔ)單元都通過(guò)了校驗(yàn)為止。
文檔編號(hào)G11C16/02GK101800076SQ20101010813
公開日2010年8月11日 申請(qǐng)日期2010年1月29日 優(yōu)先權(quán)日2009年2月5日
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