專利名稱：具有源極偏壓全位線感測的非易失性存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲器。
背景技術(shù)：
半導(dǎo)體存儲器用在各種電子設(shè)備中變得越來越流行。例如，非易失性半導(dǎo)體存儲
器被用于蜂窩電話、數(shù)字相機(jī)、個人數(shù)字助理、移動計算設(shè)備、非移動計算設(shè)備和其他設(shè)備
中。電可擦除可編程只讀存儲器(EEPR0M)和閃存位于最流行的非易失性半導(dǎo)體存儲器之
中。與傳統(tǒng)的全特征的(full-featured)EEPROM相反，利用閃存(也是一種類型的EEPR0M)，
可以在一步(one st印)中擦除整個存儲器陣列或者存儲器的一部分的內(nèi)容。 傳統(tǒng)EEPROM和閃存兩者都利用位于半導(dǎo)體襯底中的溝道區(qū)上方并與其隔離的浮
置柵極。浮置柵極位于源極和漏極區(qū)之間?？刂茤艠O被提供在浮置柵極上方并與其隔離。
通過在浮置柵極中保留的電荷量控制如此形成的晶體管的閾值電壓(VTH)。 S卩，由浮置柵極
上的電荷水平控制在導(dǎo)通該晶體管以允許在其源極和漏極之間導(dǎo)電之前必需施加到該控
制柵極的最小電壓量。 —些EEPROM和閃存器件具有用于存儲兩個范圍的電荷的浮置柵極，因此可以在 兩個狀態(tài)、例如擦除狀態(tài)和編程狀態(tài)之間對存儲器元件進(jìn)行編程/擦除。有時將這種閃存 器件稱為二進(jìn)制閃存器件，因?yàn)槊總€存儲器元件可以存儲一位數(shù)據(jù)。 通過標(biāo)識多個不同的允許/有效編程閾值電壓范圍來實(shí)現(xiàn)多狀態(tài)(也稱為多電 平)閃存器件。每個不同的閾值電壓范圍對應(yīng)于在該存儲器器件中編碼的一組數(shù)據(jù)位的預(yù) 定值。例如，當(dāng)可以將存儲器元件置于對應(yīng)于四個不同的閾值電壓范圍的四個離散電荷帶 之一時，每個存儲器元件可以存儲兩位數(shù)據(jù)。 典型地，在編程操作期間被施加到控制柵極的編程電壓VreM被施加為隨時間在幅 值上增加的一系列脈沖。在一種可能的方法中，該脈沖的幅值隨每個連續(xù)的脈沖增加預(yù)定 步長大小、例如0. 2-0. 4V?？梢詫皿施加到閃存元件的控制柵極。在編程脈沖之間的時 段中，執(zhí)行驗(yàn)證操作。即，在連續(xù)的編程脈沖之間讀取被并行編程的元件組的每個元件的編 程電平以確定其是否等于或大于該元件正被編程到的驗(yàn)證電平。對于多狀態(tài)閃存元件的陣 列，可以對元件的每個狀態(tài)執(zhí)行驗(yàn)證步驟以確定該元件是否達(dá)到其與數(shù)據(jù)相關(guān)聯(lián)的驗(yàn)證電 平。例如，能夠以四個狀態(tài)存儲數(shù)據(jù)的多狀態(tài)存儲器元件可能需要對三個比較點(diǎn)執(zhí)行驗(yàn)證 操作。 此外，當(dāng)對EEPR0M或閃存器件、諸如在NAND串中的NAND閃存器件編程時，典 型地，VreM被施加到控制柵極，并且位線接地，導(dǎo)致來自單元或存儲器元件、例如存儲元件 的溝道的電子被發(fā)射到浮置柵極中。當(dāng)電子在浮置柵極中累積時，浮置柵極變?yōu)槌湄?fù)電 (negatively charged)，并且存儲器元件的閾值電壓升高，使得存儲器元件被認(rèn)為處于編 禾呈狀態(tài)中?？梢栽陬}為"Source Side Self Boosting Techniques For Non_volatile Memory"的美國專利6859397中以及于2005年2月3日公開的題為"Detecting Over ProgrammedMemory"的美國專利申請公開2005/0024939中找到關(guān)于這種編程的更多信息；通過引用將兩者的全部內(nèi)容合并于此。

發(fā)明內(nèi)容
本發(fā)明提供了具有使用全位線感測來感測非易失性存儲元件的編程狀況的能力 的非易失性存儲器件。 在一個實(shí)施例中，非易失性存儲系統(tǒng)包括在NAND串中布置的一組非易失性存儲 元件，其中每個NAND串與相應(yīng)位線、相應(yīng)感測組件和相應(yīng)放電路徑相關(guān)聯(lián)。 一個或多個控 制電路與該組非易失性存儲元件通信。所述一個或多個控制電路(l)在第一時間段期間 (a)將源極電壓施加到NAND串的每個的源極，(b)阻止每個相應(yīng)位線與相應(yīng)感測組件的耦 接，以及(c)將每個位線耦接到相應(yīng)放電路徑；以及(2)在跟隨第一時間段的第二時間段期 間，(a)繼續(xù)向NAND串的每個的源極施加源極電壓，并允許每個相應(yīng)位線與相應(yīng)感測組件 的耦接。 在另一實(shí)施例中，非易失性存儲系統(tǒng)包括被布置在NAND串中的一組非易失性存 儲元件，每個NAND串與相應(yīng)位線、相應(yīng)感測組件和相應(yīng)放電路徑相關(guān)聯(lián)。 一個或多個控制 電路與該組非易失性存儲元件通信。所述一個或多個控制電路(a)將源極電壓施加到每 個NAND串的源極，(b)將每個位線耦接到相應(yīng)放電路徑，以及(c)在耦接后，根據(jù)每個相應(yīng) 位線的電勢來確定每個NAND串中的所選非易失性存儲元件的編程狀況。
在另一實(shí)施例中，非易失性存儲系統(tǒng)包括與第一位線和相應(yīng)放電路徑相關(guān)聯(lián)的 第一組非易失性存儲元件；與第二位線和相應(yīng)放電路徑相關(guān)聯(lián)的第二組非易失性存儲元 件；以及與第一組非易失性存儲元件和第二組非易失性存儲元件通信的一個或多個控制電 路。所述一個或多個控制電路(a)將源極電壓施加到第一組存儲元件的源極，(b)當(dāng)施加 源極電壓時，將第二位線耦接到相應(yīng)放電路徑以至少部分地放電從第一組存儲元件被電容 地耦接到第二組存儲元件的電勢，(c)在對該電勢至少部分地放電后，確定在第二組存儲元 件中的所選非易失性存儲元件的編程狀況。


圖1是NAND串的頂視圖。 圖2是圖1的NAND串的等效電路圖。 圖3是NAND閃存元件的陣列的方框圖。 圖4繪出在襯底上形成的NAND串的截面圖。 圖5a到5d繪出非易失性存儲元件的編程。 圖6a繪出NAND串和用于感測的組件的配置。 圖6b繪出與圖6a相關(guān)聯(lián)的波形。 圖6c繪出與圖6a和6b相關(guān)聯(lián)的感測處理。 圖6d繪出基于電壓的改變的電流感測。 圖7a繪出在感測操作期間由于地電位跳動(ground bounce)引起的電流和電壓 隨時間的變化。 圖7b繪出在感測操作期間隨著源極電壓被調(diào)節(jié)到固定的正DC電平的電流和電壓 的減小的變化。和用于感測的組件的另一配置。 圖7d繪出與圖7a到7c相關(guān)聯(lián)的感測處理。 圖8a繪出NAND串和包括電流放電路徑在內(nèi)的組件的配置。 圖8b繪出當(dāng)發(fā)生電壓感測時NAND串和圖8a的組件的配置。 圖8c繪出與圖8a和圖8b相關(guān)聯(lián)的波形。 圖8d繪出與圖8a到8c相關(guān)聯(lián)的感測處理。 圖9a繪出NAND串和用于溫度補(bǔ)償感測的組件。 圖9b圖示閾值電壓隨溫度的改變。 圖9c圖示和隨溫度的改變。 圖9d繪出與圖9a到9c相關(guān)聯(lián)的波形。 圖9e繪出與圖9a到9d相關(guān)聯(lián)的感測處理。 圖9f繪出擦除_驗(yàn)證處理。 圖10a圖示VS。UKCE隨溫度的改變。 圖10b繪出包括不同組的NAND串在內(nèi)的存儲元件的陣列的例子。 圖11是使用單個行/列解碼器和讀/寫電路的非易失性存儲器系統(tǒng)的方框圖。 圖12是使用雙行/列解碼器和讀/寫電路的非易失性存儲器系統(tǒng)的方框圖。 圖13是繪出感測塊的一個實(shí)施例的方框圖。 圖14繪出將存儲器陣列組織成用于奇偶和全位線存儲器體系結(jié)構(gòu)的塊的例子。 圖15繪出具有單遍編程的閾值電壓分布的示例集。 圖16繪出具有多遍編程的閾值電壓分布的示例集。 圖17a到17c示出各種閾值電壓分布，并描述用于對非易失性存儲器編程的處理。 圖18是描述用于對非易失性存儲器編程的處理的一個實(shí)施例的流程圖。 圖19繪出在編程期間施加到非易失性存儲元件的控制柵極的示例脈沖串。
具體實(shí)施例方式
本發(fā)明提供了具有使用全位線感測來感測非易失性存儲元件的編程狀況的能力 的非易失性存儲器件。 適合于實(shí)現(xiàn)本發(fā)明的存儲器系統(tǒng)的一個例子使用NAND閃存結(jié)構(gòu)，其包括在兩個 選擇柵極(select gate)之間串聯(lián)排列多個晶體管。串聯(lián)的晶體管和選擇柵極被稱為NAND 串。圖1是示出一個NAND串的頂視圖。圖2是其等效電路圖。圖1和圖2中繪出的NAND 串包括串聯(lián)且夾在第一選擇柵極120和第二選擇柵極122之間的四個晶體管100、102、104 和106。選擇柵極120選通NAND串與位線126的連接。選擇柵極122選通NAND串與源極 線128的連接。通過向控制柵極120CG施加適當(dāng)?shù)碾妷簛砜刂七x擇柵極120。通過向控制 柵極122CG施加適當(dāng)?shù)碾妷簛砜刂七x擇柵極122。每個晶體管100、 102、 104和106具有控 制柵極和浮置柵極。晶體管100具有控制柵極IOOCG和浮置柵極IOOFG。晶體管102包括 控制柵極102CG和浮置柵極102FG。晶體管104包括控制柵極104CG和浮置柵極104FG。 晶體管106包括控制柵極106CG和浮置柵極106FG?？刂茤艠O100CG連接到字線WL3，控制 柵極102CG連接到字線WL2，控制柵極104CG連接到字線WL1，控制柵極106CG連接到字線 WLO。還可以將控制柵極提供為字線的部分。在一個實(shí)施例中，晶體管1Q0、102、104和106
6每個是存儲元件，也被稱為存儲器單元。在其他實(shí)施例中，存儲元件可以包括多個晶體管， 或者可以與圖1和圖2中繪出的不同。選擇柵極120連接到選擇線SGD(漏極選擇柵極)。 選擇柵極122連接到選擇線SGS (源極選擇柵極)。 圖3是繪出三個NAND串的電路圖。使用NAND結(jié)構(gòu)的閃存系統(tǒng)的典型體系結(jié)構(gòu)將 包括幾個NAND串。例如，在具有許多更多NAND串的存儲器陣列中示出了三個NAND串320、 340和360。 NAND串的每個包括兩個選擇柵極和四個存儲元件。盡管為了簡單而圖示了四 個存儲元件，但是當(dāng)今的NAND串可以具有高達(dá)例如32個或64個存儲元件。
例如，NAND串320包括選擇柵極322和327和存儲元件323到326， NAND串340包 括選擇柵極342和347以及存儲元件343到346， NAND串360包括選擇柵極362和367以 及存儲元件363到366。每個NAND串通過其選擇柵極(例如選擇柵極327、347或367)連 接到源極線。選擇線SGS用于控制源極側(cè)選擇柵極。各個NAND串320、340和360通過選 擇柵極322、342、362等中的選擇晶體管而連接到相應(yīng)位線321、341和361。這些選擇晶體 管由漏極選擇線SGD控制。在其他實(shí)施例中，這些選擇線不一定需要在各NAND串間共用； 即，可以為不同的NAND串提供不同的選擇線。字線WL3連接到存儲元件323、343和363的 控制柵極。字線WL2連接到存儲元件324、344和364的控制柵極。字線WL1連接到存儲元 件325、345和365的控制柵極。字線WL0連接到存儲元件326、346和366的控制柵極。如 可見的，每個位線和相應(yīng)NAND串包括存儲元件的陣列或者組的列。字線(WL3、WL2、WL1和 WL0)包括陣列或組的行。每個字線連接該行中的每個存儲元件的控制柵極?；蛘撸梢酝?過字線本身提供控制柵極。例如，字線WL2提供存儲元件324、344和364的控制柵極。在 實(shí)踐中，在字線上可以存在數(shù)千個存儲元件。 每個存儲元件可以存儲數(shù)據(jù)。例如，當(dāng)存儲一位數(shù)字?jǐn)?shù)據(jù)時，該存儲元件的可能的 閾值電壓(VTH)范圍被劃分成被分配了邏輯數(shù)據(jù)"1"和"0"的兩個范圍。在NAND型閃存的 一個例子中，在存儲元件被擦除后，VTH是負(fù)的，并被定義為邏輯"1 "。在編程操作后的VTH是 正的并被定義為邏輯"0"。當(dāng)V^是負(fù)的并嘗試讀取時，存儲元件將導(dǎo)通以指示邏輯"l"正 被存儲。當(dāng)VTH是正的并嘗試讀操作時，該存儲元件將不導(dǎo)通，這指示邏輯"O"被存儲。存 儲元件還可以存儲多個電平的信息，例如多位數(shù)字?jǐn)?shù)據(jù)。在此情況下，VTH值的范圍被劃分 為多個電平的數(shù)據(jù)。例如，如果存儲四個電平的信息，則將存在被分配給數(shù)據(jù)值"11"、"10"、 "01"、"00"的四個VTH范圍。在NAND型閃存的一個例子中，在擦除操作后的VTH是負(fù)的并被 定義為"11 "。正VTH值用于"10"、 "01"和"00"的狀態(tài)。被編程到存儲元件中的數(shù)據(jù)和存 儲元件的閾值電壓范圍之間的具體關(guān)系取決于存儲元件所采用的數(shù)據(jù)編碼方案。例如，美 國專利號6222762和美國專利申請公開2004/0255090描述了用于多狀態(tài)閃存元件的各種 數(shù)據(jù)編碼方案，通過全部引用將兩者合并于此。 在美國專利號5386422、5522580、5570315、5774397、6046935、6456528和6522580 中提供了 NAND型閃存及其操作的相關(guān)例子，通過引用將這些美國專利的每個合并于此。
當(dāng)對閃存元件編程時，將編程電壓施加到該存儲元件的控制柵極，并且與該存儲 元件相關(guān)聯(lián)的位線接地。來自溝道的電子被注入到浮置柵極中。當(dāng)電子在浮置柵極中累積 時，該浮置柵極變?yōu)槌湄?fù)電，并且該存儲元件的V^升高。為了將編程電壓施加到正被編程 的存儲元件的控制柵極，將該編程電壓施加在適當(dāng)?shù)淖志€上。如上所討論的，在每個NAND 串中的一個存儲元件共享相同的字線。例如，當(dāng)對圖3的存儲元件324編程時，編程電壓還將被施加到存儲元件344和364的控制柵極。 圖4繪出在襯底上形成的NAND串的截面圖。該視圖被簡化并且未按比例。NAND串400包括在襯底490上形成的源極側(cè)選擇柵極406、漏極側(cè)選擇柵極424和8個存儲元件408、410、412、414、416、418、420和422。許多源極/漏極區(qū)、其一個例子是源極/漏極區(qū)430，被提供在每個存儲元件和選擇柵極406和424的任意一側(cè)上。在一種方法中，襯底490采用三阱(triplewell)技術(shù)，這包括在n阱區(qū)494內(nèi)的p阱區(qū)492，該n阱區(qū)494又在P型襯底區(qū)496內(nèi)?？梢灾辽俨糠值卦趐阱區(qū)上形成NAND串及其非易失性存儲元件。除了具有電勢的位線426之外，還提供了具有電勢VS。UKCE的源極電源線404。在一種可能的方法中，可以經(jīng)由端子402將電壓施加到p阱區(qū)492。還可以經(jīng)由端子403將電壓施加到n阱區(qū)494。 在包括擦除-驗(yàn)證操作在內(nèi)的讀取或驗(yàn)證操作期間，其中諸如其閾值電壓的、存儲元件的狀況是確定的，在與選擇的存儲元件相關(guān)聯(lián)的選擇的字線上提供Vra。此外，回想可以將存儲元件的控制柵極提供為字線的一部分。例如，WLO、 WL1、 WL2、 WL3、 WL4、 WL5、 WL6和WL7可以分別經(jīng)由存儲元件408、410、412、414、416、418、420和422的控制柵極而延伸。在一種可能的升壓(boost)方案中，可以將讀通過電壓(read pass voltage)V^咖施加到與NAND串400相關(guān)聯(lián)的未選擇的字線。其他升壓方案將VKEAD施加到一些字線，并將更低的電壓施加到其他字線。將Vses和VseD分別施加到選擇柵極406和424。 圖5a到5d繪出非易失性存儲元件的編程。在一種可能的編程技術(shù)中，分別在如圖5a、5b和5c中所繪的三個步驟中對較低頁、中間頁和較高頁編程。當(dāng)在擦除操作后對數(shù)據(jù)的較低頁編程時，提供了兩個VTH分布510和512。最低分布510表示擦除狀態(tài)，并具有負(fù)VTH。接下來，從圖5a的第一 VTH分布510分別獲得圖5b的第一和第二 VTH分布520和522，并從圖5a的第二 VTH分布512分別獲得圖5b的第三和第四VTH分布524和526。從圖5b的第一 VTH分布520分別獲得表示最終擦除狀態(tài)E和第一編程狀態(tài)A的圖5c的第一和第二VTH分布。從圖5b的第二 VTH分布522分別獲得表示第二和第三編程狀態(tài)B和C的圖5c的第三和第四VTH分布。從圖5b的第三VTH分布524分別獲得表示第四和第五編程狀態(tài)D和E的圖5c的第五和第六VTH分布。從圖5b的第四VTH分布526分別獲得表示第六和第七編程狀態(tài)F和G的圖5c的第七和第八Vth分布。此夕卜，碼字111、011、001、101、100、000、010和110可以分別與狀態(tài)E、A、B、C、D、E、F和G相關(guān)。 狀態(tài)E和A是負(fù)閾值電壓狀態(tài)的例子。取決于實(shí)施方式，一個或多個狀態(tài)可以是負(fù)閾值電壓狀態(tài)。 圖5c還繪出用于獲得所指示的分布的驗(yàn)證電壓。具體地，驗(yàn)證電壓VVE、 VVA、 VVB、Vvc、 VVD、 VVE、 VVF和Vve分別與分布E、 A、 B、 C、 D、 E、 F和G相關(guān)。在編程期間，要被編程到給定分布的存儲元件的驗(yàn)證電壓與相關(guān)聯(lián)的驗(yàn)證電壓比較。該存儲元件經(jīng)由相關(guān)字線接收編程脈沖，直到其閾值電壓被驗(yàn)證為已經(jīng)超過相關(guān)聯(lián)的驗(yàn)證電壓。 圖5d繪出用于讀取存儲元件的編程狀態(tài)的讀取電壓。 一旦已經(jīng)對該存儲元件編程，就可以通過使用讀取電壓V^、V^V、V皿、VV^和VKe將它們依次讀出。典型地與公共字線相關(guān)聯(lián)的一個或多個存儲元件與每個讀取電壓比較以確定其閾值電壓是否超過讀取電壓。然后，可以由被超過的最高讀取電壓來確定該存儲元件的狀態(tài)。在相鄰狀態(tài)之間提供讀取電壓。
注意，所示出的編程處理是一個可能的例子，因?yàn)槠渌椒ㄒ彩强赡艿摹?
負(fù)閾值電壓的電流感測 在包括使用NAND存儲器設(shè)計的那些在內(nèi)的非易失性存儲器件中，還不能獲得使 用用于在讀取或驗(yàn)證操作期間感測非易失性存儲元件的負(fù)閾值電壓狀態(tài)的電流感測的滿 意的方法。已經(jīng)使用電壓感測，但是發(fā)現(xiàn)要花很長時間完成電壓感測。此外，由于位線與位 線的電容性耦合和其他影響，電壓感測不適合于全位線(all bit line)感測，其中，同時對 一組相鄰的存儲元件執(zhí)行感測。 一種可能的解決方案包括當(dāng)使用電流感測時、在感測期間 將源極電壓和P阱電壓調(diào)節(jié)到某個固定的正DC電平，并且將被感測的存儲元件的控制柵極 經(jīng)由其相關(guān)字線連接到低于該源極和P阱電壓的電勢。源極和P阱電壓不同也是可能的。 利用組合將源極和P阱偏壓到某個固定電勢的這種方法，能夠使用電流感測來感測一個或 多個負(fù)閾值電壓狀態(tài)。此外，電流感測與全位線感測兼容，因?yàn)槠浔苊饬穗妷焊袦y的許多缺 點(diǎn)。 圖6a繪出NAND串和用于感測的組件的配置。在簡化的例子中，NAND串612包括 分別與字線WL0、WL1 、WL2和WL3通信的四個存儲元件。在實(shí)踐中，可以使用另外的存儲元件 和字線。此外，典型地，在非易失性存儲元件的塊或者其他組中彼此相鄰地排列另外的NAND 串(例如見圖14)。這些存儲元件被耦接到襯底的p阱區(qū)。除了感測組件600之外，繪出了 具有電壓VBL的位線610。具體地，BLS(位線感測)晶體管606被耦接到位線610。 BLS晶 體管606是高電壓晶體管，并且在感測操作期間響應(yīng)于控制608而接通(open) 。 BLC(位線 控制)晶體管604是低電壓晶體管，其響應(yīng)于控制608而接通，以允許該位線能夠與電流感 測模塊602通信。在諸如讀取或驗(yàn)證操作的感測操作期間，發(fā)生預(yù)充電操作，其中電流感測 模塊602中的電容器被充電。BLC晶體管604可以被接通以允許預(yù)充電。而且在感測操作 期間，對于具有負(fù)閾值電壓狀態(tài)的存儲元件，將正電壓施加到在操作中所涉及的一個或多 個存儲元件的字線。在感測負(fù)閾值電壓的感測操作中對于選擇的字線使用正電壓是有優(yōu)勢 的，因?yàn)椴恍枰?fù)電荷泵來提供負(fù)字線電壓。將負(fù)電荷泵并入許多非易失性存儲系統(tǒng)中將 要求實(shí)質(zhì)的工藝研究和修改。 例如，假設(shè)選擇的字線是WL1。在WL1上的電壓被耦接到該字線上的存儲元件的控 制柵極，作為控制柵極讀取電壓VraK。此外，可以將正電壓VS。UKE施加到NAND串630的源極 側(cè)，并可以將正電壓VP—亂L施加到P阱。在一種實(shí)施方式中，VS。UKCE和VP— 亂大于Vra。 VS。UKCE 和V 可以彼此不同，或者可以將它們耦接到相同的DC電壓VDC。此夕卜，VDC > VraK。作為 例子，V。c可以在大約0.4V到1.5V的范圍內(nèi)，例如是0.8V。更高的V。c允許感測更多的負(fù) 閾值電壓狀態(tài)。例如，可以分別使用V。c二 1.5V和V。c二 l.OV來感測第一和第二負(fù)閾值電 壓狀態(tài)VTH1 = -1. OV和VTH2 = -0. 5V?？梢詫DC設(shè)置在使得VDC-VTH > OV的電平。通常，為 了感測負(fù)閾值電壓，設(shè)置該字線和源極電壓使得柵極到源極電壓小于0，即Ves < 0V。如果 柵極到源極電壓大于存儲元件的閾值電壓，即Ves > V，則選擇的存儲元件是導(dǎo)電的。為了 感測正閾值電壓，可以將源極和P阱保持在相同的電壓，同時調(diào)整選擇的字線的電壓。
在NAND串630的漏極側(cè)，BLS晶體管610導(dǎo)通，例如使其導(dǎo)電或接通。另外，將電 壓施加到BLC晶體管600以使其導(dǎo)電。在電流感測模塊602中的被預(yù)充電的電容器通 過該位線向該源極中放電，使得該源極用作電流宿(current sink)。在NAND串的漏極處的 被預(yù)充電的電容器可以被預(yù)充電到超過該源極的電勢的電勢，使得該電流流經(jīng)所選的非易失性存儲元件，并當(dāng)所選存儲元件處于導(dǎo)電狀態(tài)中時匯入該源極中。 具體地，如果由于施加VraK導(dǎo)致所選存儲元件處于導(dǎo)電狀態(tài)中，則將流動相對高的電流。如果所選存儲元件處于不導(dǎo)電狀態(tài)，將沒有或有相對很小的電流流動。電流感測模塊602可以感測單元/存儲元件電流iCE^。在一種可能的方法中，該電流感測模塊確定通過關(guān)系A(chǔ)V= i ，t/C與固定電流流動相聯(lián)系的電壓降，其中AV是電壓降，i是固定電流，t是預(yù)定放電時間段，C是在電流感測模塊中的被預(yù)充電的電容器的電容。還參見圖6d，其繪出了對于固定電流的不同線的隨時間的電壓降。更大的電壓降表示更高的電流。在給定放電時段的結(jié)束時，由于i和C是固定的，因此可以確定對于給定電流的AV。在一種方法中，p-mos晶體管用于確定相對于劃分值(demarcation value)的AV的電平。在另一種可能的方法中，通過確定該導(dǎo)電電流是否高于或低于給定的劃分電流，單元電流鑒別器用作電流水平的鑒別器或比較器。 相反，電壓感測不涉及感測與固定電流相聯(lián)系的電壓降。而是，電壓感測涉及確定是否在電壓感測模塊中的電容器與該位線的電容之間發(fā)生電荷共享。在該感測期間，電流不是固定或恒定的。當(dāng)所選存儲元件導(dǎo)電時，幾乎沒有或者沒有電荷共享發(fā)生，在此情況下在電壓感測模塊中的電容器的電壓不明顯下降。當(dāng)所選存儲元件不導(dǎo)電時，不發(fā)生電荷共享，在此情況下在電壓感測模塊中的電容器的電壓不明顯下降。 因此電流感測模塊602可以通過電流的水平確定所選存儲元件是處于導(dǎo)電還是不導(dǎo)電狀態(tài)中。通常，當(dāng)所選存儲元件處于導(dǎo)電狀態(tài)時，將有更高的電流流動，而當(dāng)所選存儲元件處于不導(dǎo)電狀態(tài)時，將有較低的電流流動。當(dāng)所選存儲元件分別處于不導(dǎo)電狀態(tài)或者導(dǎo)電狀態(tài)時，所選存儲元件的閾值電壓在諸如驗(yàn)證電平(見圖5c)或讀取電平(見圖5d)之類的比較電平之上或之下。 圖6b繪出了與圖6a相關(guān)聯(lián)的波形。波形620繪出了 VS。UKCE和VP—。和VB『在感測操作期間，在tl時，Vs。UKjPVP—j皮設(shè)置在升高的電平。在一種方法中，諸如當(dāng)該感測操作涉及負(fù)閾值電壓時，V^^和Vp—^超過V^。然而，例如當(dāng)該感測操作涉及正閾值電壓時，VS。UKCE和VP— 亂不需要超過VraK。在tl和t2之間，V肌隨著VS。UKCE增加。在t2時，被預(yù)充電的電容器被放電，使增加。因此，與所選非易失性存儲元件相關(guān)聯(lián)的漏極的電勢(例如VJ在與所選非易失性存儲元件相關(guān)聯(lián)的源極的電勢(例如、。皿》之上。Vc追隨但是由于BLC晶體管的閾值電壓而稍微更高。在實(shí)踐中，在上升后，如果電流在NAND串中流動，V^將稍微下降(未示出)。例如，當(dāng)V^二2V并且BLC晶體管的閾值電壓是1V時，可以升高到IV。當(dāng)感測時，如果電流流動，則例如可能從IV降到0. 9V。波形622繪出了被施加到BLS晶體管的電壓，表示其在t0與t5之間是導(dǎo)電的。波形624繪出作為表示該電容器在電流感測模塊中開始放電后的時間t的控制信號的感測信號。
波形626和628繪出與對于所選位線的固定電流相聯(lián)系的感測電壓。可以在t3時確定該電壓是否超過劃分電平。可以得出結(jié)論，當(dāng)該電壓降到劃分電平以下時，所選存儲元件是導(dǎo)電的(例如線628)。如果該電壓沒有下降到劃分電平以下，則所選存儲元件是不導(dǎo)電的(例如線626)。 圖6c繪出與圖6a和6b相關(guān)聯(lián)的感測處理。提供感測處理的概況。在此以及其他流程圖中，所繪出的步驟不一定作為離散的步驟和/或按繪出的順序發(fā)生。諸如讀取或者驗(yàn)證操作之類的感測操作開始于步驟640。步驟642包括接通BLS和BLC晶體管以對位線預(yù)充電。步驟644包括設(shè)置字線電壓。步驟646包括設(shè)置V^^和Vp—WE^。步驟648包括 使用電流感測確定該存儲元件是導(dǎo)電還是不導(dǎo)電。如果要在決定步驟650處執(zhí)行另一感測 操作，則該控制流程在步驟640繼續(xù)。否則，該處理在步驟652結(jié)束。 可以連續(xù)地執(zhí)行多個感測操作，例如對于每個驗(yàn)證或讀取電平執(zhí)行一個感測操 作。在一種方法中，在每個感測操作中施加相同的源極和P阱電壓，但是所選字線電壓改 變。因此，在第一感測操作中，可以將第一電壓施加到所選存儲元件的控制柵極/字線，將 源極電壓施加到源極，將P阱電壓施加到P阱。然后，在施加第一電壓和源極電壓的同時， 使用電流感測來確定該存儲元件是處于導(dǎo)電狀態(tài)還是不導(dǎo)電狀態(tài)。第二感測操作包括向控 制柵極施加第二電壓，同時施加相同的源極和P阱電壓。然后，確定該存儲元件是處于導(dǎo)電 狀態(tài)還是不導(dǎo)電狀態(tài)。在使用相同的源極和P阱電壓時，類似地，連續(xù)的感測操作可以改變 字線電壓。 此外，可以對于與公共字線和源極相關(guān)聯(lián)的多個存儲元件同時執(zhí)行感測。多個存 儲元件可以在相鄰或不相鄰的NAND串中。先前討論的全位線感測涉及在相鄰NAND串中的 存儲元件的同時感測。在此情況下，該感測包括在同時感測操作中使用電流感測確定非易 失性存儲元件的每個是處于導(dǎo)電還是不導(dǎo)電狀態(tài)。
利用源極和P阱的偏壓的電流感測 在包括使用NAND存儲器設(shè)計的非易失性存儲器件在內(nèi)的非易失性存儲器件中， 電流感測可以用于在讀取或驗(yàn)證操作期間感測非易失性存儲元件的閾值電壓狀態(tài)。然而， 這種電流感測導(dǎo)致了源極電壓尤其是在地電壓處的變化或"跳動"。該跳動的程度取決于經(jīng) 過存儲元件的電流的水平。此外，該跳動可以導(dǎo)致感測誤差。在感測期間控制單元源極跳 動的一種方法是使用至少兩個選通脈沖(strobe)來感測。這可以將單元源極跳動的影響 最小化。例如，利用電流感測，可以在來自控制的每個選通脈沖處感測所選存儲元件的NAND 串中的電流。可能在第一選通脈沖處出現(xiàn)相對高或者不準(zhǔn)確的跳動電流，而由第二選通脈 沖的時間處出現(xiàn)較低的電流，其中較低的電流更準(zhǔn)確地表示了該存儲元件的感測狀態(tài)。然 而，使用另外的選通脈沖來等待電流穩(wěn)定下來的需要消耗了另外的電流和感測時間。見圖 7a，其繪出了在感測操作期間由于地電勢跳動而導(dǎo)致電流和電壓隨時間的變化。
另一技術(shù)是將該源極耦接到存儲元件的柵極和漏極。然而，這種技術(shù)很復(fù)雜，需要 額外的電路，并導(dǎo)致對存儲器芯片的片尺寸和功耗產(chǎn)生一些影響。此外，由于從存儲器件的 源極到柵極的RC延遲，這種技術(shù)可能不很好地工作。 通常避免這些缺點(diǎn)的一種方法是在感測期間將源極和p阱調(diào)節(jié)到某個固定的正 DC電平，而不是地電平。通過將源極和p阱保持在固定的DC電平，避免了在源極電壓中的 跳動，因此我們可以只使用一個選通脈沖來感測數(shù)據(jù)。結(jié)果，減少了感測時間和功耗。此外， 不需要明顯增加的電路，因此裸片(die)尺寸不會受到有害影響。還能夠在將源極電壓調(diào) 節(jié)為固定的正DC電平時將p阱接地。將源極電壓調(diào)節(jié)到固定的正DC電平比將源極電壓調(diào) 節(jié)為接地可以更容易實(shí)現(xiàn)，因?yàn)檎{(diào)節(jié)電路僅需要感測正電壓。調(diào)壓器典型地通過基于例如 該源極的被監(jiān)視的電平與內(nèi)部參考電壓的比較來調(diào)整其輸出而工作。如果被監(jiān)視的電平下 降到內(nèi)部參考電壓以下，則調(diào)壓器可以增加其輸出。類似地，如果被監(jiān)視的電平增加到內(nèi)部 參考電壓以上，則調(diào)壓器可以降低其輸出。調(diào)壓器可以使用例如運(yùn)算放大器(op-amp)。然 而，如果該參考電壓處于地電平(go皿d)，則如果被監(jiān)視的電平變得大于OV，調(diào)壓器通常不能將其輸出降到OV以下。此外，調(diào)壓器可能不能區(qū)分在OV以下的被監(jiān)視的電平。如此將源極電壓調(diào)節(jié)到固定的正DC電平避免了地電勢跳動，并且可以減少電流消耗和感測時間。見圖7b，其繪出了在感測操作期間電流和電壓隨著被調(diào)節(jié)到過固定的正DC電平的源極電壓而減少的變化。 圖7c繪出了NAND串和用于感測的組件的另一配置。除了繪出了調(diào)壓器720之外，該配置與在圖6a中所提供的配置對應(yīng)。如所述，在感測操作期間可以將源極電壓和p阱電壓調(diào)節(jié)到固定的正DC電平。 在存儲元件的感測操作期間，諸如在讀取或者驗(yàn)證操作期間，電壓被施加到在此操作中所涉及的一個或多個存儲元件的字線。例如，假設(shè)所選字線是WL1。該電壓被耦接到字線上的存儲元件的控制柵極，作為控制柵極讀取電壓V^。此外，可以將固定的DC電壓施加到NAND串612的源極側(cè)以及P阱，分別作為源極電壓VS。UKCE和p阱電壓VP—p在一種實(shí)施方式中，當(dāng)閾值電壓為負(fù)時，VraK可以是正的，并且VS。UKCE和VP—WE^可以大于VraK。在一種實(shí)施方式中，當(dāng)閾值電壓為正時，VraK可以大于VS。UKCE和VP—皿。VS。UKCE和V 可以彼此不同，或者它們可以被耦接到相同的DC電壓V。c。作為例子，可以通過調(diào)壓器720將V。c調(diào)節(jié)為在大約O. 4V到1. 2V的范圍內(nèi)，例如O. 8V。由于源極和p阱上的恒定電壓，可以通過僅使用一個選通脈沖來實(shí)現(xiàn)準(zhǔn)確的感測，如先前所討論的。此外，可以執(zhí)行全位線感測，其中感測與所有位線相關(guān)聯(lián)的存儲元件(見圖14)。具體地，調(diào)壓器720可以接收用于將V,^調(diào)節(jié)到大于OV的電平的參考電壓V，,^、以及用于將p阱電壓調(diào)節(jié)到大于或等于OV的電平的參考電壓VKEF
，P-WELL ° 圖7d繪出與圖7a到7c相關(guān)聯(lián)的感測處理。諸如讀取或驗(yàn)證操作之類的感測操作開始于步驟700。步驟702包括接通BLS和BLC晶體管以及對位線預(yù)充電。步驟704包括設(shè)置字線電壓。步驟706包括將V,^和Vp—j周節(jié)到正DC電平。步驟708包括使用電流感測來感測所選存儲元件是導(dǎo)電的還是不導(dǎo)電的。如果在決定步驟710處存在另一感測操作，則該控制流在步驟700繼續(xù)。否則，處理在步驟712結(jié)束。 此外，如先前所討論的，可以對與公共字線和源極相關(guān)聯(lián)的多個存儲元件同時執(zhí)行感測。多個存儲元件可以在相鄰或不相鄰的NAND串中。在此情況下，該感測包括在同時感測操作中使用電流感測來確定每個非易失性存儲元件是處于導(dǎo)電還是不導(dǎo)電狀態(tài)。對于每個感測操作，如上所述地調(diào)節(jié)該電壓。
源極偏壓全位線感測 全位線感測涉及對相鄰NAND串中的存儲元件(見圖14)執(zhí)行感測操作。 一種電勢感測方法在固定的時間段中使用DC存儲元件電流來放電在感測模塊中的固定電容上的電荷以將存儲元件的閾值電壓值轉(zhuǎn)換成數(shù)字?jǐn)?shù)據(jù)格式。然而，這需要匯入NAND串的源極側(cè)的相對大的電流。此外，如先前所討論的，為了感測負(fù)的閾值電壓值，可以使用模擬電壓電平將偏壓(bias)施加到源極和p阱兩者，以避免對負(fù)字線電壓和負(fù)電荷泵的需要。然而，由于全位線感測對于源極偏壓電平非常敏感，維持模擬電壓電平需要在陣列中的相對大的電壓的調(diào)壓器和源極電壓的均勻分布。這可能增加所需的器件面積。 全位線感測的另一方法使用先前所討論的電壓感測。該方法不需要大電壓調(diào)壓器，因?yàn)闆]有到源極側(cè)的DC電流。然而，由于位線與位線耦合噪聲，該方法還沒有成功地在相同時間感測每個位線。相反，例如在奇偶感測中，在給定的時間時僅感測每個交替位線(every alternative bit line)(見圖14)。因此，性能在感測時間方面還不是最佳的。具 體地，由于相鄰NAND串的緊密接近，全位線感測是有問題的。尤其從其中所選存儲元件導(dǎo) 電的NAND串到其中所選存儲元件不導(dǎo)電的NAND串，可能發(fā)生電容性耦合。由此，其中所選 存儲元件不導(dǎo)電的NAND串的位線電壓增加，干擾該感測操作。由與鄰近位線813的電容繪 出了該電容性耦合。鄰近位線/NAND串可以緊密相鄰或不相鄰。與相鄰位線/NAND串的電 容性耦合是最強(qiáng)的，但是也可以發(fā)生與不相鄰的位線/NAND串的一些電容性耦合。還繪出 了與地811的電容。 為了克服這些問題，可以使用如圖8a中所繪出的方案來進(jìn)行感測。圖8a繪出了 NAND串和包括電流放電路徑在內(nèi)的組件的配置。在簡化的例子中，NAND串812包括分別與 字線WL0、WL1、WL2和WL3通信的四個存儲元件。在實(shí)踐中，可以使用另外的存儲元件和字 線。另外，典型地在非易失性存儲元件的塊或者其他組中彼此相鄰地排列另外的NAND串。 這些存儲元件被耦接到襯底的P阱區(qū)域。除了感測組件800之外，繪出了具有電壓的 位線810。具體地，最初接通或?qū)щ姷腂LS(位線感測)晶體管806經(jīng)由感測節(jié)點(diǎn)814被耦 接到位線810。 BLS晶體管806是高電壓晶體管，并且在感測操作期間響應(yīng)于控制808而導(dǎo) 電。最初不導(dǎo)電的BLC(位線控制)晶體管804是低電壓晶體管，其響應(yīng)于控制808而接通， 以允許該位線與電壓感測模塊/電路802通信。在感測操作期間，諸如在讀取或驗(yàn)證操作 期間，發(fā)生預(yù)充電操作，其中在電壓感測模塊602中的電容器被充電?？梢越油˙LC晶體管 804以允許該預(yù)充電。 此夕卜，引入了相對較弱電流下拉器件。具體地，作為用于NAND串812的電流放電 路徑的一部分的路徑816被耦接到感測節(jié)點(diǎn)814，該感測節(jié)點(diǎn)814又被耦接到位線810。提 供了在導(dǎo)電狀態(tài)下的稱作GRS晶體管818的晶體管，使得路徑816被耦接到也是電流放電 路徑的一部分的路徑820。例如其提供iKEF的電流的電流鏡的電流源825與路徑816、820 并聯(lián)地被提供，以將這些路徑上的電流ic^下拉至地。在一個例子中，提供了相對較弱的下 拉，其iKEF為大約150nA。然而，電流源825的強(qiáng)度可以根據(jù)具體實(shí)施方式
而變化。
在一種可能的配置中，電流源825對于多個位線和NAND串是公共的。在此情況下， 晶體管824將電流源825耦接到不同的NAND串。路徑822傳送用于GRS晶體管818的控 制信號，該GRS晶體管818對于具體位線和NAND串是本地的，同時路徑826是對于多個位 線的公共地路徑。 在感測期間，該位線將充電到基于所選存儲元件的閾值電壓和體效應(yīng)(body effect)的電平。利用負(fù)的Vti，即使V^二OV，該存儲元件也將導(dǎo)電?？梢詫p— ^設(shè)置 為0V。 使得晶體管818和824導(dǎo)電以建立電流放電路徑和下拉，其用于由于與相鄰位線 813之間的電容而從一個或多個鄰近NAND串放電被耦合到NAND串812的任意電荷。因此， 由鄰近位線的耦合噪聲產(chǎn)生的任意額外的電荷最終將消失。在某個時間量后，所有位線都 達(dá)到其DC電平，并且BLC晶體管804被導(dǎo)通以允許在電壓感測模塊802和感測節(jié)點(diǎn)814之 間的電荷共享，使得可以發(fā)生所選存儲元件的閾值電壓的電壓感測。例如，電壓感測模塊 802可以將電壓感測作為讀取或者驗(yàn)證操作期的一部分來執(zhí)行。 圖8b繪出了當(dāng)發(fā)生感測操作時NAND串和圖8a的組件的配置。在此，BLC晶體管 804接通，使得除了正從NAND串812放電的電流之外，電流還從電壓感測模塊802朝向放電路徑流動。因此，GRS晶體管保持在導(dǎo)電狀態(tài)中，使得在電壓感測期間放電繼續(xù)。
圖8c繪出了與圖8a和圖8b相關(guān)聯(lián)的波形。在波形830處繪出了 VS。UKCE，在波形832、834和836處分別繪出了在三個相鄰位線BL0、BL1和BL2上的電壓。在波形838處繪出了在BLS晶體管上的電壓V肌s，在波形840處繪出了在BLC晶體管上的電壓V虹，且在波形842處繪出了在GRS晶體管上電壓VeKS。在波形844處繪出了在BL0和BL2上的被感測的電壓。在波形846處繪出了當(dāng)在BL1上的所選存儲元件導(dǎo)電時在BL1上的被感測的電壓，且在波形848處繪出了當(dāng)在BL1上的所選存儲元件不導(dǎo)電時在BL1上的被感測的電壓。如上所述，在電壓感測期間，當(dāng)所選存儲元件不導(dǎo)電時，在電壓感測模塊和位線之間發(fā)生電荷共享。該電荷共享降低了在電壓感測模塊處的被感測的電壓。當(dāng)所選存儲元件導(dǎo)電時，在電壓感測模塊和位線之間發(fā)生很少的電荷共享或者不發(fā)生電荷共享，使得在電壓感測模塊處的被感測的電壓仍然很高。由于不發(fā)生感測，因此不繪出其他時間時的被感測的電壓。
在t0時，V^增加，使得BLS晶體管導(dǎo)電。在tl時，施加V,^作為對于該組NAND串的公共源極電壓。在此例子中，我們假設(shè)與BL1相關(guān)聯(lián)的所選存儲元件不導(dǎo)電，而與BL0和BL2相關(guān)聯(lián)的所選存儲元件導(dǎo)電。BL0在一側(cè)與BL1相鄰，并且BL2在另一側(cè)與BL1相鄰(見圖14)。隨著在tl時V，^的增加，V^和V^將分別如波形832和836所繪地升高，引起與BL1的電容性耦合，如由VBU的瞬時增加所繪出的。該耦合通過t2將基本消失。用于BL1的GRS晶體管在tl和t5之間仍然導(dǎo)電，以允許位線放電所耦合的電荷，如所討論的。
在t3時，如波形840所繪地那樣增加V^，接通BLC晶體管，由此允許對于在BL1上的所選存儲元件發(fā)生感測。注意，可以類似地控制與BL0、 BL2和其他位線相關(guān)聯(lián)的相應(yīng)組件，以允許對那些其他位線同時發(fā)生感測。對于BL1 ，如果所選存儲元件不導(dǎo)電，則在電壓感測模塊處的被感測的電壓將如波形846所繪地那樣下降。另一方面，如果被選擇的存儲元件導(dǎo)電，則被感測的電壓將如波形844所繪地那樣通常保持高。這些電壓感測組件可以在規(guī)定的感測時間t4時使用電壓分界點(diǎn)(break point)來確定所選存儲元件是導(dǎo)電還是不導(dǎo)電。如所述，如果被感測的電壓超過分界點(diǎn)，則這表示該存儲元件接通，而如果被感測的電壓降到該分界點(diǎn)以下，則這表示該存儲元件不導(dǎo)電。在t5時VS。UKCE降低，在t6時BLS晶體管不導(dǎo)電，表示該感測操作的結(jié)束。在一種可能的方法中，在感測期間可以將VP—^設(shè)置為0V。根據(jù)具體的感測方案，所選字線接收V^，而未選擇的字線可以接收讀通過電壓。
因此，在tl時施加源極電壓之后，開始持續(xù)時間t3-tl的預(yù)定延遲，以允許用于來自鄰近位線的電容性耦合全部或者至少部分地被放電的足夠時間。可以基于理論和/或?qū)嶒?yàn)測試來設(shè)置如具體實(shí)施方式
所需的適當(dāng)延遲。在延遲之后，發(fā)生電壓感測。在規(guī)定的時間t4，確定該存儲元件處于導(dǎo)電還是不導(dǎo)電狀態(tài)并因此分別具有在驗(yàn)證或讀取比較電平以下還是以上的閾值電壓。 圖8d繪出與圖8a-8c有關(guān)的感測處理。在步驟850，感測操作開始。在步驟852，BLS晶體管接通，同時BLC晶體管仍然不導(dǎo)電，且該位線被預(yù)充電。在步驟854，設(shè)置字線電壓。在步驟856，設(shè)置VS。UKCE和VP— 亂(VP—■ = 0V)。在步驟858，位線放電。在步驟860，使得BLC晶體管導(dǎo)電以允許發(fā)生感測。在步驟862，使用電壓感測來確定所選存儲元件導(dǎo)電還是不導(dǎo)電。如果在步驟864存在另一感測操作，則該控制流程在步驟850繼續(xù)。否則，該處理在步驟868結(jié)束。 此外，如先前所討論的，可以對于與公共字線和源極相關(guān)聯(lián)的多個存儲元件同時執(zhí)行感測。多個存儲元件可以處于相鄰或不相鄰的NAND串中。在此情況下，該感測包括在 同時感測操作中使用電流感測來確定每個非易失性存儲元件處于導(dǎo)電還是不導(dǎo)電狀態(tài)中。 可以對每個NAND串開始在BLC晶體管接通前的延遲，使得在感測發(fā)生前，如需要，這些NAND 串可以放電。 在感測操作期間的溫度補(bǔ)償位線 在本非易失性存儲器件、諸如NAND閃存器件中，在讀取和寫入數(shù)據(jù)時，溫度變化 帶來各種問題。存儲器器件基于其所位于的環(huán)境經(jīng)歷變化溫度。例如，一些目前的存儲器 器件為了在-4(TC與+85t:之間使用而被分級。工業(yè)、軍事甚至消費(fèi)者應(yīng)用中的器件可能經(jīng) 歷重大的溫度變化。溫度影響很多晶體管參數(shù)，在這些參數(shù)中的主要是閾值電壓。具體地， 溫度變化可以導(dǎo)致讀取誤差，并加寬非易失性存儲元件的不同狀態(tài)的閾值電壓分布。下面 討論用于解決非易失性存儲器件中的溫度影響的改進(jìn)技術(shù)。 圖9a繪出NAND串和用于溫度補(bǔ)償?shù)母袦y的組件。相同標(biāo)號的組件對應(yīng)于圖8a中 提供的那些組件。在此未繪出圖8a的電流放電路徑。然而，圖8a的配置能夠與圖9a的配 置或者在此提供的其他圖的一些配置組合。另外，提供溫度依賴電路900作為控制808的 一部分，用于向BLC晶體管804提供溫度補(bǔ)償?shù)碾妷?。BLC晶體管804具有被耦接到電壓感 測模塊802的一個節(jié)點(diǎn)以及被耦接到與NAND串812或者非易失性存儲元件的其他組相關(guān) 聯(lián)的漏極或者位線的另一節(jié)點(diǎn)。 在感測操作期間，電壓被施加到BLC晶體管600，該BLC晶體管600將NAND串 812的位線或漏極側(cè)耦接到電壓感測模塊802。根據(jù)在此的方法，基于溫度來設(shè)置V^，以消 除或補(bǔ)償隨溫度的變化。具體地，= VBJVTH(溫度無關(guān))+ A V，其中A V是由于溫度 引起的電壓改變。V也由于溫度而改變了 AV。因此，可以控制V^使得其根據(jù)V的變化 隨溫度變化。具體地，可以通過使用溫度依賴電路900將位線上的A V與V虹的A V匹配。 電流在NAND串812中流動。虛線表示電荷共享。 圖9b圖示閾值電壓隨溫度的改變。例如AVTH/°C。典型地，非易失性存儲元件的 閾值電壓隨溫度增加而降低?？梢愿鶕?jù)典型地大約是_2!^/1:的溫度系數(shù)來表述相對于溫 度改變的電壓改變。溫度系數(shù)取決于存儲器器件的各種特性，諸如摻雜(doping)、布局等。 此外，期望溫度系數(shù)的量值隨著存儲器尺寸減少而增加。 通常已知用于提供溫度補(bǔ)償信號的各種技術(shù)。例如，這些技術(shù)中的一個或多個可 以用于溫度依賴電路900中。這些技術(shù)的大多數(shù)不依賴于獲得實(shí)際溫度測量，盡管這種方 法也是可能的。例如，通過引用合并與此的題為"VoltageGeneration Circuitry Having Temperature Compensation"的美國專利6801454描述了基于溫度系數(shù)向非易失性存儲器 輸出讀取電壓的電壓生成電路。該電路使用包括溫度無關(guān)的部分和隨溫度增加而增加的溫 度依賴部分的帶隙電流(band g即current)。通過引用合并與此的題為"Non-Volatile Memory WithT卿erature-Compensated Data Read，，的美國專利6560152使用偏壓被施 加到數(shù)據(jù)存儲元件的源極或漏極的電壓的偏壓發(fā)生器電路。通過引用合并與此的題為 "Multi-State EEP匪Read and Write Circuits and Techniques"的美國專利5172338 描述了使用以與數(shù)據(jù)存儲單元相同的方式并在相同的集成電路芯片上形成的參考存儲單 元的溫度補(bǔ)償技術(shù)。參考存儲單元提供了參考電平，所選單元的被測量的電流或電壓與該 參考電平比較。由于參考電平以與從數(shù)據(jù)存儲單元讀取的值相同的方式受到溫度的影響，因此提供溫度補(bǔ)償。可以使用這些技術(shù)以及任何其他已知技術(shù)中的任意一個來向位線控制 線提供溫度補(bǔ)償?shù)碾妷?，如在此所述的?如討論的，V^是控制信號的電壓或者被提供給BLC晶體管804的電壓，該BLC 晶體管804允許感測組件感測正經(jīng)歷擦除_驗(yàn)證或者其他感測操作的所選存儲元件的 VTH。經(jīng)由所選存儲元件所位于的NAND串中的位線而發(fā)生感測。在示例實(shí)施方式中，V^二 VBJVTH(BLC晶體管)。因此，該控制被配置為隨著增加的溫度而增加以追蹤的增加。 對于存儲元件的給定的VTH， 將隨溫度增加。 圖9c圖示了 和隨溫度的改變。該圖繪出了如何隨溫度增加以追蹤 的增加?？梢曰诶碚摵蛯?shí)驗(yàn)結(jié)果，根據(jù)具體實(shí)施方式
將提供了 V^相對溫度的具體改變的 控制曲線編程到控制808中。通常，由于存儲元件的VTH隨更高的溫度而降低，該位線電壓 增加。這意味著應(yīng)該依次更高以便電壓感測模塊802感測更高的V"注意，存儲元件 的Vth指拝(dictate)V"然而改變的V^改變了電壓感測模塊感測的電壓，使得電壓被溫 度補(bǔ)償。此外，注意，可以通過在溫度依賴電路900中提供與BLC晶體管804類似地隨溫度 變化的晶體管來消除BLC晶體管804的VTH的改變。 圖9d繪出了與圖9a-9c相關(guān)聯(lián)的波形。波形910繪出在感測操作期間在tl時被 設(shè)置為提高的電平的VS。UKCE和VP—WE^。波形912和914繪出由于VS。UKE和VP—WE^的施加而引 起的V^的增加。在更高溫度時V^的更高電平由波形912相對波形914而繪出。在實(shí)踐中， 在上升后，當(dāng)電流在NAND串中流動時，V^可以稍微降落(未示出)。波形916繪出施加到 晶體管BLS的電壓，表明其在t0時導(dǎo)通。波形918和920分別繪出在較高和較低溫度時被 施加到晶體管BLC的電壓。注意，被提供的波形是用于溫度補(bǔ)償方案結(jié)合圖8a-d的方案， 其中延遲BLC晶體管的接通以允許在感測之前發(fā)生放電。然而，不需要以此方式使用溫度 補(bǔ)償方案，并且可以將其用在不涉及在感測時的放電路徑和/或延遲的其他實(shí)施方式中。
波形922繪出當(dāng)所選存儲元件接通時在所選位線的電壓感測模塊中的被感測的 電壓，而波形924繪出當(dāng)所選存儲元件不導(dǎo)電時的被感測的電壓?？梢栽趖2時確定被感測 的電壓是否超過分界點(diǎn)?？梢苑謩e得出結(jié)論，當(dāng)被感測的電壓超過該分界點(diǎn)或者落在該分 界點(diǎn)以下時，所選存儲元件導(dǎo)電或不導(dǎo)電。 圖9e繪出與圖9a-9d相關(guān)聯(lián)的感測處理。諸如讀取或驗(yàn)證操作之類的感測操作在 步驟930開始。步驟932包括使BLS和BLC晶體管導(dǎo)電，對該位線預(yù)充電，并設(shè)置依賴溫度 的V^。步驟934包括設(shè)置字線電壓，這些字線電壓可選地是依賴溫度的。在一種方法中， 僅選擇的字線電壓是依賴溫度的，而在其他方法中，一些或全部字線電壓是依賴溫度的。根 據(jù)VTH的降低，可以隨著增加的溫度而降低字線電壓(見圖9b)。步驟936包括設(shè)置VS。UKCE 和Vp—p步驟938包括使用電壓感測來確定所選存儲元件導(dǎo)電還是不導(dǎo)電。如果在決定 步驟940中要執(zhí)行另一感測操作，則該控制流程在步驟930繼續(xù)。否則，該處理在步驟942 結(jié)束。 注意，NAND串的漏極或位線與所選存儲元件的漏極通信，因?yàn)橛捎谠谙嚓P(guān)字線上 的足夠高的電壓，在所選存儲元件的漏極側(cè)上的存儲元件處于導(dǎo)電狀態(tài)。類似地，NAND串 的源極與所選存儲元件的源極通信，因?yàn)橛捎谠谙嚓P(guān)字線上的足夠高的電壓，在所選存儲 元件的源極側(cè)上的存儲元件處于導(dǎo)電狀態(tài)。因此，NAND串的漏極或位線的電壓也主要是所 選存儲元件的漏極電壓，并且NAND串的源極的電壓也主要是所選存儲元件的源極的電壓。
16而且，該存儲元件不一定在NAND串或者存儲元件的其他組中被感測，因?yàn)榭梢岳脝蝹€存 儲元件來使用在此所述的技術(shù)。 此外，如先前所述，可以對與公共字線和源極相關(guān)聯(lián)的多個存儲元件同時執(zhí)行感 此外，從控制808的觀點(diǎn)，該感測處理涉及從溫度依賴電路900接收信息，并響應(yīng) 于該信息向BLC晶體管的控制柵極提供溫度補(bǔ)償?shù)碾妷?，該BLC晶體管將NAND串或者非易 失性存儲元件的其他組耦接到感測電路。該控制還可以設(shè)置字線、源極和P阱電壓，以及從 電壓感測模塊802接收關(guān)于所選存儲元件的被感測的編程狀況的信息。
圖9f繪出擦除-驗(yàn)證處理。步驟950包括擦除該組存儲元件。步驟952包括開 始將一個或多個存儲元件軟編程到例如期望的擦除狀態(tài)。軟編程通常涉及將電壓脈沖施加 到所選字線以升高在所選字線上的一個或多個存儲元件的閾值電壓。這些電壓脈沖可以是 在幅值上低于用于編程到更高狀態(tài)的軟編程脈沖的軟編程脈沖(步驟954)。例如當(dāng)這些存 儲元件經(jīng)歷了深擦除時可以使用這種類型的編程，以確保其閾值電壓都在期望的擦除狀態(tài) 的閾值電壓以下。步驟956包括驗(yàn)證例如相對于期望的擦除狀態(tài)的、存儲元件的編程狀況。 例如，這可以包括執(zhí)行以上所述的圖9e的步驟932-938。如果在決定步驟958要繼續(xù)軟編 程，則例如當(dāng)存儲元件還沒達(dá)到期望的擦除狀態(tài)時，該控制流程在步驟954繼續(xù)。否則，處 理在步驟960結(jié)束。 此外，可以對與公共字線和源極相關(guān)聯(lián)的多個存儲元件同時執(zhí)行擦除-驗(yàn)證操 作。 圖10a圖示V^隨溫度的改變。在另一方法中，對V^進(jìn)行溫度補(bǔ)償，例如使 得其隨溫度增加。通常，Vi = VS。UKE+VTH(選擇的存儲元件)，其中Vi是被施加到所選字線 的電壓。如所討論的，V^隨溫度降低。因此，在Vi固定時，可以將V^設(shè)置為隨著溫度 增加以避免在感測期間的溫度偏壓。此外，在一種可能的實(shí)施方式中，可以施以限制，使得 V 僅被增加到正值。例如，如果在基線溫度處Vs。UKeE = 0V，并且該溫度增加，則VS。UKCE保 持在OV。如果溫度降低，則V，^根據(jù)溫度系數(shù)而增加。另一方面，如果在基線溫度處V^^ > 0V，并且溫度增加，則VS。UKE可以降低到大于或等于0V的值，即非負(fù)值。如果溫度降低， 則Vs。UKeE根據(jù)溫度系數(shù)而增加。 圖10b繪出包括不同組的NAND串在內(nèi)的存儲元件的陣列的例子。沿著存儲器陣列 1000的每列，位線1006被耦接到NAND串1050的漏極選擇柵極的漏極端1026。沿著NAND 串的每行，源極線1004可以連接NAND串的源極選擇柵極的所有源極端1028。在美國專利 號5570315、5774397以及6046935中找到作為存儲器系統(tǒng)的一部分的、NAND體系結(jié)構(gòu)陣列 及其操作的例子。 存儲元件的陣列被劃分成存儲元件的大量塊。如對閃速EEPROM系統(tǒng)公共的，塊是 擦除的單位。即，每個塊包含一起被擦除的存儲元件的最小數(shù)量。每個塊典型地被劃分成 多個頁。頁是編程的單位。在一個實(shí)施例中，各個頁可以被劃分成段(segment)，并且這些 段可以包含作為基本編程操作一次被寫入的最少數(shù)量的存儲元件。 一個或多個頁的數(shù)據(jù)典 型地被存儲在一行存儲元件中。 一頁可以存儲一個或多個扇區(qū)(sector)。扇區(qū)包括用戶數(shù) 據(jù)和系統(tǒng)開銷數(shù)據(jù)。系統(tǒng)開銷數(shù)據(jù)典型地包括從扇區(qū)的用戶數(shù)據(jù)計算的糾錯碼(ECC)。當(dāng) 數(shù)據(jù)正被編程到陣列中時，控制器(在下文描述)的一部分計算ECC，并且當(dāng)正從該陣列讀
17取數(shù)據(jù)時，控制器的一部分還檢查ECC?；蛘?，ECC和/或其他系統(tǒng)開銷數(shù)據(jù)被存儲在與其 所屬的用戶數(shù)據(jù)不同的頁、或甚至不同的塊中。 —個扇區(qū)的用戶數(shù)據(jù)典型地是512字節(jié)，對應(yīng)于在磁盤中的扇區(qū)的大小。系統(tǒng)開 銷數(shù)據(jù)典型地是另外的16-20字節(jié)。例如從8頁直到32、64、 128或更多頁的大量頁形成塊。 在一些實(shí)施例中， 一行NAND串包含塊。 在一個實(shí)施例中，通過將p阱升高到擦除電壓(例如20V)達(dá)足夠的時間段并將所 選擇塊的字線接地，同時源極和位線浮動，來擦除存儲器存儲元件。由于電容性耦合，未選 擇的字線、位線、選擇線和c源極也升高到擦除電壓的大分?jǐn)?shù)(significant fraction)。因 此強(qiáng)電場被施加到所選存儲元件的隧道氧化層(tunnel oxide layer)，并且隨著浮置柵極 的電子典型地通過Fowler-Nordheim隧道機(jī)制被發(fā)射到襯底側(cè)，所選存儲元件的數(shù)據(jù)被擦 除。隨著電子被從浮置柵極傳送到P阱區(qū)域，所選存儲元件的閾值電壓降低?？梢詫Υ鎯?元件的整個存儲器陣列、單獨(dú)的塊或者其他單位執(zhí)行擦除。 圖11是使用單個行/列解碼器和讀/寫電路的非易失性存儲器系統(tǒng)的方框圖。該 示了根據(jù)本發(fā)明的一個實(shí)施例的具有并行地讀取并編程一頁存儲元件的讀/寫電路 的存儲器器件1196。存儲器器件1196可以包括一個或多個存儲器晶片(die) 1198。存儲 器晶片1198包括存儲元件1000、控制電路1110和讀/寫電路1165的二維陣列。在一些實(shí) 施例中，存儲元件的陣列可以是三維的?？捎勺志€經(jīng)由行解碼器1130以及由位線經(jīng)由列解 碼器1160對存儲器陣列1000尋址。讀/寫電路1165包括多個感測塊1100，并允許并行地 對一頁存儲元件讀取或編程。典型地，控制器1150被包括在與一個或多個存儲器晶片1198 相同的存儲器器件1196(例如可移除存儲卡)中。經(jīng)由線路1120在主機(jī)與控制器1150之 間以及經(jīng)由線路1118在控制器與一個或多個存儲器晶片1198之間傳送命令和數(shù)據(jù)。
控制電路1110與讀/寫電路1164協(xié)作來對存儲器陣列1000執(zhí)行存儲器操作?？?制電路1110包括狀態(tài)機(jī)1112、芯片上地址解碼器1114和功率控制模塊1116。狀態(tài)機(jī)1112 提供對存儲器操作的芯片級控制。芯片上地址解碼器1114提供在由主機(jī)或存儲器控制器 使用的地址與由解碼器1130和1160使用的硬件地址之間的地址接口 。功率控制模塊1116 控制在存儲器操作期間被提供給字線和位線的功率和電壓。 在一些實(shí)施方式中，可以組合圖11的組件中的一些。在各種設(shè)計中，可以考慮不 同于存儲元件陣列1000的一個或多個組件(單獨(dú)或組合)作為管理或控制電路。例如，一 個或多個管理或控制電路可以包括控制電路1110、狀態(tài)機(jī)1112、解碼器1114/1160、功率控 制1116、感測塊1100、讀/寫電路1165、控制器1150等的任意一個或者組合。
圖12是使用雙行/列解碼器和讀/寫電路的非易失性存儲器系統(tǒng)的方框圖。在 此，提供了圖11所示的存儲器器件1196的另一布置。在存儲器陣列1000的相對兩側(cè)以對 稱方式實(shí)現(xiàn)由各種外圍電路對存儲器陣列1000的存取，使得每側(cè)的存取線路和電路的密 度減少了一半。因此，行解碼器被分裂為行解碼器1130A和1130B，且列解碼器被分裂為列 解碼器1160A和1160B。類似地，讀/寫電路被分裂為連接到來自陣列1000的底部的位線 的讀/寫電路1165A和連接到來自陣列1000的頂部的位線的讀/寫電路1165B。以此方 式，讀/寫模塊的密度實(shí)質(zhì)上減少了一半。圖12的器件還可以包括如上所述用于圖11的 器件的控制器。 圖13是繪出感測塊的一個實(shí)施例的方框圖。單獨(dú)的感測塊1100被分割為稱為感
18測模塊1180的核心部分和公共部分1190。在一個實(shí)施例中，將存在用于每個位線的分離 的感測模塊1180和用于多個感測模塊1180的組的一個公共部分1190。在一個例子中，感 測模塊將包括一個公共部分1190和八個感測模塊1180。在一組中的每個感測模塊將經(jīng)由 數(shù)據(jù)總線1172與相關(guān)聯(lián)的公共部分通信。為了進(jìn)一步的細(xì)節(jié)，參考2006年6月29日公開 的題為"Non-VolatileMemory and Method with Shared Processing for an Aggregate of SenseAmplifiers"的美國專利申請公開號2006/0140007，通過引用將其全部內(nèi)容合并 于此。 感測模塊1180包括感測電路1170，其確定在連接的位線中的導(dǎo)電電流是在預(yù)定 閾值電平以上還是以下。感測模塊1180還包括位線鎖存器1182，其用于設(shè)置在連接的位線 上的電壓條件。例如，在位線鎖存器1182中鎖存的預(yù)定狀態(tài)將導(dǎo)致被連接的位線被拉至指 定編程禁止的狀態(tài)(例如VDD)。 公共部分1190包括處理器1192、一組數(shù)據(jù)鎖存器1194以及被耦接在該組數(shù)據(jù)鎖 存器1194與數(shù)據(jù)總線1120之間的I/0接口 1196。處理器1192執(zhí)行計算。例如，其功能之 一是確定在被感測的存儲元件中存儲的數(shù)據(jù)，并將所確定數(shù)據(jù)存儲在該組數(shù)據(jù)鎖存器中。 該組數(shù)據(jù)鎖存器1194用于在讀操作期間存儲由處理器1192確定的數(shù)據(jù)位。其還用于在編 程操作期間存儲從數(shù)據(jù)總線1120輸入的數(shù)據(jù)位。輸入的數(shù)據(jù)位表示意圖被編程到存儲器 中的寫數(shù)據(jù)。1/0接口 1196提供在數(shù)據(jù)鎖存器1194與數(shù)據(jù)總線1120之間的接口。
在讀取或感測期間，該系統(tǒng)的操作在狀態(tài)機(jī)1112的控制之下，該狀態(tài)機(jī)1112控制 向被尋址的存儲元件供應(yīng)不同的控制柵極電壓。隨著逐步經(jīng)過與存儲器所支持的各種存 儲器狀態(tài)對應(yīng)的各種預(yù)定控制柵極電壓，感測模塊1180可以行進(jìn)(trip)到這些電壓之一 處，并且從感測模塊1180經(jīng)由總線1172向處理器1192提供輸出。在該點(diǎn)時，處理器1192 通過考慮感測模塊的(一個或多個)行進(jìn)事件以及關(guān)于從狀態(tài)機(jī)經(jīng)由輸入線1193施加的 控制柵極電壓的信息來確定得到的存儲器狀態(tài)。然后其計算對于該存儲器狀態(tài)的二進(jìn)制編 碼，并將得到的數(shù)據(jù)位存儲到數(shù)據(jù)鎖存器1194中。在核心部分的另一實(shí)施例中，位線鎖存 器1182用于雙重任務(wù)，作為用于鎖存感測模塊1180的輸出的鎖存器以及還作為位線鎖存 器兩者，如上所述。 —些實(shí)施方式可以包括多個處理器1192。在一個實(shí)施例中，每個處理器1192將包 括輸出線(未繪出)，使得每個輸出線一起被"或"配線(wired-0R' d)。在一些實(shí)施例中， 在連接到"或"配線的線路之前，輸出線被反轉(zhuǎn)。該配置使能夠在程序驗(yàn)證處理器期間快速 確定何時已經(jīng)完成編程處理，因?yàn)榻邮?或"配線的狀態(tài)機(jī)可以確定正被編程的所有位線何 時達(dá)到期望的電平。例如，當(dāng)每個位線達(dá)到其期望的電平時，對于該位線的邏輯O將被發(fā)送 到"或"配線的線路(或數(shù)據(jù)l被反轉(zhuǎn))。當(dāng)所有位線輸出數(shù)據(jù)0時(或者數(shù)據(jù)l被反轉(zhuǎn) 時)，則狀態(tài)機(jī)知道要終止編程處理。因?yàn)槊總€處理器與八個感測模塊通信，所以狀態(tài)機(jī)需 要讀取"或"配線的線路八次，或者邏輯被添加到處理器1192以累積相關(guān)位線的結(jié)果，使得 狀態(tài)機(jī)僅需要讀取"或"配線的線路一次。類似地，通過恰當(dāng)?shù)剡x擇邏輯電平，全局狀態(tài)機(jī) 可以檢測第一位何時改變其狀態(tài)，并可以因此改變算法。 在編程或驗(yàn)證期間，將要被編程的數(shù)據(jù)從數(shù)據(jù)總線1120存儲在該組數(shù)據(jù)鎖存器 1194中。在狀態(tài)機(jī)的控制下，編程操作包括被施加到被尋址的存儲元件的控制柵極的一系 列編程電壓脈沖。每個編程脈沖后跟隨回讀(read back)(驗(yàn)證)，用于確定存儲元件是否
19已經(jīng)被編程為期望的存儲器狀態(tài)。處理器1192相對于期望的存儲器狀態(tài)來監(jiān)視回讀的存 儲器狀態(tài)。當(dāng)兩者一致時，處理器1192設(shè)置位線鎖存器1182以便致使位線被拉至指定編 程禁止的狀態(tài)。即使編程脈沖出現(xiàn)在存儲元件的控制柵極上，這也禁止被耦接到位線的存 儲元件進(jìn)一步編程。在其他實(shí)施例中，處理器首先加載位線鎖存器1182，并且感測電路在驗(yàn) 證處理期間將其設(shè)置為禁止值。 數(shù)據(jù)鎖存器堆棧1194包含與感測模塊對應(yīng)的數(shù)據(jù)鎖存器的堆棧。在一個實(shí)施例 中，每個感測模塊1180存在三個數(shù)據(jù)鎖存器。在一些實(shí)施方式中(但不是要求的)，將數(shù)據(jù) 鎖存器實(shí)現(xiàn)為移位寄存器，使得存儲在其中的并行數(shù)據(jù)被轉(zhuǎn)換成用于數(shù)據(jù)總線1120的串 行數(shù)據(jù)，并反之亦然。在優(yōu)選實(shí)施例中，對應(yīng)于存儲元件的讀/寫塊的所有數(shù)據(jù)鎖存器可以 被鏈接在一起以形成塊移位寄存器，使得可以通過串行傳送來輸入或輸出數(shù)據(jù)塊。具體地， 適配r個讀/寫模塊的堆(bank)，使得該組數(shù)據(jù)鎖存器的每個將按順序向數(shù)據(jù)總線移入數(shù) 據(jù)或從數(shù)據(jù)總線移出數(shù)據(jù)，就好像它們是用于整個讀/寫塊的移位寄存器的一部分一樣。
可以在(1)題為"Non-volatile Memory And Methods With Reduced SourceLine Bias Errors"、2007年3月27日出版的美國專利7196931 ;(2)題為"Non-Volatile Memory And Method with Improved Sensing"、2006年4月4日出版的美國專利7023736 ; (3) 題為"Memory Sensing Circuit And Method ForLow Voltage 0peration，，、2006年5月 16日出版的美國專利7046568 ;(4)題為"Compensating for Coupling During Read Operations of Non-volatileMemory"、2006年10月5日公開的美國專利申請公開 2006/0221692以及(5)題為"Reference Sense Amplifier For Non-Volatile Memory"、 2006年7月20日公開的美國專利申請公開號2006/0158947中找到關(guān)于非易失性存儲器件 的各種實(shí)施例的結(jié)構(gòu)和/或操作的另外的信息。通過全部引用將就在以上列出的所有五個 專利文件合并于此。 圖14圖示了將存儲器陣列組織成用于全位線存儲器體系結(jié)構(gòu)或者用于奇偶存儲 器體系結(jié)構(gòu)的塊的例子。描述了存儲器陣列1400的示例結(jié)構(gòu)。作為一個例子，描述了被分 割成1024個塊的NAND閃速EEPR0M。可以同時擦除在每個塊中存儲的數(shù)據(jù)。在一個實(shí)施 例中，塊是同時被擦除的存儲元件的最小單位。在此例子中，在每個塊中，存在與位線BLO、
BL1、......BL8511對應(yīng)的8512列。在稱為全位線(ABL)體系結(jié)構(gòu)(體系結(jié)構(gòu)1410)的一
個實(shí)施例中，在讀取和編程操作期間同時選擇塊的所有位線?？梢酝瑫r對沿著公共字線并 被連接到任意位線的存儲元件編程。 在所提供的例子中，64個存儲元件和兩個啞(dummy)存儲元件被串聯(lián)連接以形成 NAND串。存在64條數(shù)據(jù)字線和兩條啞字線WL-dO和WL-dl，其中每個NAND串包括64個數(shù) 據(jù)存儲元件和兩個鵬存儲元件。在其他實(shí)施例中，NAND串可以具有多余或少于64個數(shù)據(jù) 存儲元件和兩個啞存儲元件。數(shù)據(jù)存儲器單元可以存儲用戶或系統(tǒng)數(shù)據(jù)。啞存儲器單元典 型地不用于存儲用戶或系統(tǒng)數(shù)據(jù)。 NAND串的一端經(jīng)由(被連接到選擇柵極漏極線SGD的)漏極選擇柵極被連接到相 應(yīng)位線，并且另一端經(jīng)由(被連接到選擇柵極源極線SGS的)源極選擇柵極被連接到c源 極。 在稱為奇偶體系結(jié)構(gòu)(體系結(jié)構(gòu)1400)的一個實(shí)施例中，位線被劃分成偶位線 (Ble)和奇位線(BLo)。在此情況下，在一個時間對沿著公共字線并被連接到奇位線的存儲元件編程，而在另一時間對沿著公共字線并被連接到偶位線的存儲元件編程。數(shù)據(jù)可以被 編程到不同塊中并同時從不同塊讀取。在此例子中，在每個塊中，存在被劃分成偶數(shù)列和奇 數(shù)列的8512個列。 在讀取和編程操作的一個配置中，同時選擇4256個存儲元件。所選的存儲元件具 有相同的字線和相同種類的位線(例如偶或奇)。因此，可以同時讀取或編程形成邏輯頁的 532字節(jié)的數(shù)據(jù)，并且存儲器的一個塊至少可以存儲8個邏輯頁(四個字線，每個具有偶數(shù) 頁和奇數(shù)頁)。對于多狀態(tài)存儲元件，當(dāng)每個存儲元件存儲兩位數(shù)據(jù)時，其中這兩位數(shù)據(jù)的 每個被存儲在不同的頁中，一個塊存儲16個邏輯頁。也可以使用其他大小的塊和頁。
對于ABL或奇偶體系結(jié)構(gòu)，可以通過將p阱拉至擦除電壓(例如20V)并將所選塊 的字線接地來擦除存儲元件。源極和位線是浮動的?？梢詫φ麄€存儲器陣列、分離的塊或 作為存儲器器件的一部分的存儲元件的另一單位執(zhí)行擦除。將電子從存儲元件的浮置柵極 傳送到P阱區(qū)域，使得存儲元件的VTH變成負(fù)的。 圖15繪出閾值電壓分布的示例集。對于每個存儲元件存儲兩位數(shù)據(jù)的情況提供 了存儲元件陣列的示例VTH分布。對于被擦除的存儲元件提供了第一閾值電壓分布E。還 繪出了對于被編程的存儲元件的三個閾值電壓分布A、B和C。在一個實(shí)施例中，E分布中的 閾值電壓是負(fù)的，且A、B、C分布中的閾值電壓是正的。 每個不同的閾值電壓范圍對應(yīng)于數(shù)據(jù)位的集的預(yù)定值。在被編程到存儲元件中的 數(shù)據(jù)與存儲元件的閾值電壓電平之間的具體關(guān)系取決于適用于存儲元件的數(shù)據(jù)編碼方案。 例如美國專利號6222762和公開于2004年12月16日的美國專利申請公開號2004/0255090 描述了用于多狀態(tài)閃存元件的各種數(shù)據(jù)編碼方案。在一個實(shí)施例中，使用格雷碼分配向閾 值電壓范圍分配數(shù)據(jù)值，使得如果浮置柵極的閾值電壓錯誤地移動到其鄰近的物理狀態(tài)， 則將僅影響一位。 一個例子向閾值電壓范圍E(狀態(tài)E)分配"11"、向閾值電壓范圍A(狀態(tài) A)分配"10"、向閾值電壓范圍B(狀態(tài)B)分配"00"、向閾值電壓范圍C(狀態(tài)C)分配"01"。 然而，在其他實(shí)施例中，不使用格雷碼。盡管示出了四個狀態(tài)，但是還可以通過包括那些包 括了多于或少于四個狀態(tài)的那些狀態(tài)在內(nèi)的其他多狀態(tài)結(jié)構(gòu)來使用本發(fā)明。
還提供了三個讀取參考電壓Vra、Vrb和Vrc用于從存儲元件讀取數(shù)據(jù)。通過測試 給定存儲元件的閾值電壓是在Vra、 Vrb和Vrc以上還是以下，該系統(tǒng)可以確定存儲元件處 于的狀態(tài)，例如編程狀況。 此外，提供了三個驗(yàn)證參考電壓Vva、Vvb和Vvc。當(dāng)存儲元件存儲另外的狀態(tài)時， 可以使用另外的讀取和參考值。當(dāng)將存儲元件編程到狀態(tài)A時，該系統(tǒng)將測試這些存儲元 件是否具有大于或等于Vva的閾值電壓。當(dāng)將存儲元件編程到狀態(tài)B時，該系統(tǒng)將測試這 些存儲元件是否具有大于或等于Vvb的閾值電壓。當(dāng)將存儲元件編程到狀態(tài)C時，該系統(tǒng) 將確定這些存儲元件是否具有大于或等于Vvc的其閾值電壓。 在已知為全順序編程的一個實(shí)施例中，可以將存儲元件從擦除狀態(tài)E直接編程到 編程狀態(tài)A、B、或C的任意一個。例如，首先可以擦除要被編程的全體存儲元件，使得全體 中的所有存儲元件處于擦除狀態(tài)E。然后諸如由圖19的控制柵極電壓序列繪出的一系列編 程脈沖將用于將存儲元件直接編程到狀態(tài)A、B或C。在一些存儲元件正從狀態(tài)E被編程到 狀態(tài)A的同時，其他存儲元件正從狀態(tài)E被編程到狀態(tài)B和/或從狀態(tài)E被編程到狀態(tài)C。 當(dāng)在選擇的字線WLi上從狀態(tài)E編程到狀態(tài)C時，與在WLi-l下的相鄰浮置柵極的寄生耦
21合的量被最大化，這是因?yàn)榕c當(dāng)從狀態(tài)E編程到狀態(tài)A或從狀態(tài)E編程到狀態(tài)B時的電壓 改變相比，在WLi下的浮置柵極上的電荷量的改變最大。當(dāng)從狀態(tài)E編程到狀態(tài)B時，與相 鄰浮置柵極的耦合量減少，但仍然很大。當(dāng)從狀態(tài)E編程到狀態(tài)A時，耦合量甚至進(jìn)一步減 少。從而，隨后讀取WLi-l的每個狀態(tài)所需的校正量將取決于WLi上的相鄰存儲元件的狀 態(tài)而變化。 圖16圖示了對存儲用于兩個不同頁較低頁和較高頁的數(shù)據(jù)的多狀態(tài)存儲元件 編程的兩遍(two-pass)技術(shù)的例子。繪出了四個狀態(tài)狀態(tài)E(11)、狀態(tài)A(10)、狀態(tài)B(00) 和狀態(tài)C(Ol)。對于狀態(tài)E，兩個頁都存儲了"1"。對于狀態(tài)A，較低頁存儲"O"，較高頁存 儲"1"。對于狀態(tài)B，兩個頁都存儲"O"。對于狀態(tài)C，較低頁存儲"1"，較高頁存儲"0"。注 意，盡管已經(jīng)向每個狀態(tài)分配了具體的位樣式，但是也可以分配不同的位樣式。
在第一遍編程中，根據(jù)要被編程到較低邏輯頁中的位來設(shè)置存儲元件的閾值電壓 電平。如果該位是邏輯"1"，則不改變閾值電壓，因?yàn)橛捎谳^早前已經(jīng)被擦除，其處于適當(dāng)?shù)?狀態(tài)。然而，如果要被編程的位是邏輯"O"，則增加存儲元件的閾值電平以成為狀態(tài)A，如箭 頭1600所示。這結(jié)束第一遍編程。 在第二遍編程中，根據(jù)被編程到較高邏輯頁中的位來設(shè)置存儲元件的閾值電壓電 平。如果較高邏輯頁位要存儲邏輯"1 "，則不發(fā)生編程，因?yàn)槿Q于較低頁位的編程，存儲元 件處于狀態(tài)E或A之一，其兩者都可以運(yùn)送較高頁位"1 "。如果較高頁位會是邏輯"0"，則 閾值電壓偏移。如果第一遍得到仍然處于擦除狀態(tài)E的存儲元件，則在第二階段中，對存儲 元件編程，使得閾值電壓增加為在狀態(tài)C內(nèi)，如箭頭1620所繪。如果由于第一遍編程因此 存儲元件已經(jīng)被編程到狀態(tài)A，則在第二遍中中進(jìn)一步對存儲元件編程，使得閾值電壓被增 加為在狀態(tài)B內(nèi)，如箭頭1610所繪。第二遍的結(jié)果是將存儲元件編程到被指定為存儲用于 較高頁的邏輯"O"的狀態(tài)而不改變用于較低頁的數(shù)據(jù)。在圖15和圖16兩者中，與相鄰字 線上的浮置柵極的耦合量取決于最終狀態(tài)。 在一個實(shí)施例中，如果要寫入足夠的數(shù)據(jù)以填滿整個頁，則可以將系統(tǒng)設(shè)定為執(zhí) 行全順序?qū)懭?。如果寫入不足夠填滿頁的數(shù)據(jù)，則該編程處理可以利用所接收的數(shù)據(jù)對較 低頁編程。當(dāng)接收到隨后的數(shù)據(jù)時，然后該系統(tǒng)將對較高頁編程。在另一實(shí)施例中，該系 統(tǒng)可以開始按對較低頁編程的模式寫入，并且如果隨后接收到填滿整個(或者大多數(shù))字 線的存儲元件的足夠數(shù)據(jù)，則轉(zhuǎn)換到全順序編程模式。在2006年6月15日公開的題為 "PipelinedProgramming of Non-Volatile Memories Using Early Data，，的美國專利申請
發(fā)明者李升弼, 梅文龍, 浩·T·古延 申請人:桑迪士克公司