專利名稱：存儲器陣列的電源線解碼方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲器裝置及其提供電壓供給的方法
背景技術(shù)：
集成電路即"IC"已從制造在硅單芯片上的少數(shù)互連器件發(fā)展到數(shù)百萬的器件?，F(xiàn)
有的IC提供了遠(yuǎn)遠(yuǎn)超過最初想像的性能和復(fù)雜度。為了實(shí)現(xiàn)復(fù)雜度和電路密度(即，能封
裝到給定芯片面積上的器件數(shù)目)的提高，也稱作器件"幾何形狀"的最小器件特征的尺寸
已隨著每一代IC而變小。半導(dǎo)體器件現(xiàn)正以小于1/4微米的特征尺寸來制作。 集成電路即"IC"已從制造在硅單芯片上的少數(shù)互連器件發(fā)展到數(shù)百萬的器件?，F(xiàn)
有的IC提供了遠(yuǎn)遠(yuǎn)超過最初想像的性能和復(fù)雜度。為了實(shí)現(xiàn)復(fù)雜度和電路密度(即，能封
裝到給定芯片面積上的器件數(shù)目)的提高，也稱作器件"幾何形狀"的最小器件特征的尺寸
已隨著每一代IC而變小。半導(dǎo)體器件現(xiàn)正以小于1/4微米的特征尺寸來制作。 增加電路密度不僅提高了 IC的復(fù)雜度和性能，還向消費(fèi)者提供了更低成本的部
件。IC制造設(shè)備可能價(jià)值數(shù)億甚至數(shù)十億美元。每個制造設(shè)備會具有一定的晶圓產(chǎn)量，并
且在每個晶圓上會具有一定數(shù)目的IC。因此通過使IC的單個器件更小，可在每個晶圓上
制造更多的器件，從而增加制造設(shè)備的產(chǎn)量。由于在ic制造中使用的每個工藝都具有局限 性，所以使器件更小具有很大的挑戰(zhàn)性。也就是說，給定的工藝通常僅適于確定的特征尺 寸，因此，需要改變工藝或者器件布局。所述限制的一個實(shí)例是存儲器單元的待機(jī)電流已成 為總的集成電路功耗的一個主要因素。 近年來已經(jīng)開發(fā)了利用芯片代工服務(wù)(foundry service)制造定制的集成電路。 無制造的(fabless)芯片公司經(jīng)常設(shè)計(jì)定制的集成電路。這種定制集成電路需要制造一套 通常稱為"掩模版(reticle)"的定制的光罩。名為中國上海半導(dǎo)體國際制造公司(SMIC) 的芯片代工制造公司是進(jìn)行代工服務(wù)的芯片公司的一個例子。盡管近年來無制造的芯片公 司和代工服務(wù)已經(jīng)增加，但是仍存在許多限制。例如，由于邏輯器件的按比例縮小及設(shè)計(jì)在 低電壓下運(yùn)行，存儲器裝置中的漏電流使得總的器件功耗難以降低。諸如靜態(tài)隨機(jī)存取存 儲器(SRAM)的存儲器裝置在許多集成電路應(yīng)用中消耗大量的功率。例如，便攜式應(yīng)用需求 的日益增加使得功耗成為最重要的設(shè)計(jì)參數(shù)之一。許多這些便攜式應(yīng)用要求SRAM的功效 高。這些及其他限制將在下文進(jìn)一步討論。
綜上，需要一種設(shè)計(jì)半導(dǎo)體裝置的改進(jìn)技術(shù)。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供了用于半導(dǎo)體器件制造的集成電路及其工藝的技術(shù)。更為具體 地，本發(fā)明提供了一種選擇性地降低SRAM存儲器陣列的電源電壓的方法和裝置。僅通過實(shí) 例，本發(fā)明已應(yīng)用于SRAM裝置以提供較低的功耗同時(shí)保持高速存儲器速度。但是應(yīng)該認(rèn)識 到，本發(fā)明具有更廣的應(yīng)用范圍。例如，本發(fā)明可應(yīng)用于其他嵌入式或獨(dú)立式集成電路存儲 器，比如DRAM和非揮發(fā)性存儲器。
根據(jù)本發(fā)明的一個實(shí)施例，一種在集成電路存儲器裝置中提供電壓供給的方法包括提供集成電路存儲器裝置，所述集成電路存儲器裝置包括第一多個存儲器單元。所述第一多個存儲器單元中的每個存儲器單元包括電源端子與接地端子。所述方法包括提供第一電源電壓，所述第一 電源電壓與電源相關(guān)聯(lián)。所述方法也提供第二電源電壓，所述第二電源電壓在量值上低于所述第一電源電壓。所述方法包括從第一多個存儲器單元中選中第二多個存儲器單元。所述第一多個存儲器單元包括第二多個存儲器單元與第三多個存儲器單元。所述第三多個存儲器單元為未被選中。所述方法向第二多個存儲器單元中的每個的電源端子提供第一電源電壓。所述方法向第三多個存儲器單元中的每個的電源端子提供第二電源電壓，所述第二電源電壓在量值上低于第一電源電壓。然后所述方法對第二多個存儲器單元中的至少一個存儲器單元進(jìn)行至少讀操作和/或?qū)懖僮鳌?在本發(fā)明的一個具體實(shí)施例中，所述方法包括提供第一接地電壓與第二接地電壓。所述第二接地電壓高于所述第一接地電壓。然后所述方法向每個被選中的存儲器單元的接地端子提供第一接地電壓，并向每個未被選中的存儲器單元的接地端子提供第二接地電壓。在一個實(shí)施例中，每個存儲器單元為SRAM存儲器單元。在一個具體實(shí)施例中，每個存儲器單元包括交叉耦合的第一、第二分支。每個分支進(jìn)一步包括串聯(lián)連接的負(fù)載裝置與驅(qū)動晶體管。在一個實(shí)施例中，每個存儲器單元的電源端子電連接至所述負(fù)載裝置，且接地端子電連接至驅(qū)動晶體管。在一個具體實(shí)施例中，所述負(fù)載裝置為PM0S晶體管、且所述驅(qū)動晶體管為NM0S晶體管。在另一個實(shí)施例中，所述負(fù)載裝置為NM0S晶體管、且所述驅(qū)動晶體管為NM0S晶體管。在又一個實(shí)施例中，所述負(fù)載裝置為電阻、且所述驅(qū)動晶體管為NM0S晶體管。在一個具體實(shí)施例中，所述第一電源電壓約為1.2伏。在一個實(shí)施例中，所述第二電源電壓約為0.9伏。在特定實(shí)施例中，所述第一接地電壓約為O伏。在一些實(shí)施例中，所述第二接地電壓約為0. 3伏。在一個具體實(shí)施例中，所述提供第二電源電壓進(jìn)一步包括提供電平移動晶體管，并將第一電源電壓降低約電平移動晶體管的閾值電壓。在一些實(shí)施例中，所述提供第二接地電壓進(jìn)一步包括提供源跟隨器電路。在一個實(shí)施例中，所述選中第二多個存儲器單元進(jìn)一步包括在存儲器裝置中提供字線，并選中與所述字線耦合的存儲器單元。在一個實(shí)施例中，所述選中第二多個存儲器單元進(jìn)一步包括在存儲器裝置中提供第一多個字線，每個字線耦合至至少存儲器單元，并提供字線預(yù)解碼器以選中第二多個字線。然后所述方法選中與所述第二多個字線耦合的存儲器單元。在一個具體實(shí)施例中，所述第二多個字線包括四個字線。 根據(jù)本發(fā)明的另一個實(shí)施例，一種在存儲器裝置中提供電壓供給的方法包括提供集成電路存儲器裝置，所述集成電路存儲器裝置包含第一多個存儲器單元，每個存儲器單元包括電源端子和接地端子。所述方法提供第一接地電壓與第二接地電壓，所述第二接地電壓在量值上高于所述第一接地電壓。所述方法從第一多個存儲器單元中選中第二多個存儲器單元。所述第一多個存儲器單元包括第二多個存儲器單元和未被選中的第三多個存儲器單元。所述方法提供第一接地電壓至第二多個存儲器單元中每個存儲器單元的接地端子、并提供第二接地電壓至第三多個存儲器單元中每個存儲器單元的接地端子，所述第二接地電壓在量值上高于第一接地電壓。然后所述方法對第二多個存儲器單元中的至少一個存儲器單元進(jìn)行至少讀操作和/或?qū)懖僮鳌?在本發(fā)明的一個可替代的實(shí)施例中，提供了一種集成電路存儲器裝置。所述存儲器裝置包括第一多個存儲器單元，每個存儲器單元包括電源端子。所述存儲器裝置包括解碼電路，所述解碼電路用于從第一多個存儲器單元至少選中第二多個存儲器單元及提供輸出信號。所述第一多個存儲器單元包括第二多個存儲器單元和第三多個存儲器單元，所述第三多個存儲器單元為未被解碼電路所選中。所述存儲器裝置包括切換電路，所述切換電路用于根據(jù)解碼電路的輸出信號提供第一電源電壓至第二多個存儲器單元的每個存儲器單元的電源端子、并提供第二電源電壓至第三多個存儲器單元的每個存儲器單元的電源端子。第一電源電壓由第一電源提供。第二電源電壓由第二電源提供。所述第二電源電壓在量值上低于第一電源電壓。 在一個具體實(shí)施例中，第一多個存儲器單元中每個存儲器單元進(jìn)一步包括接地端子，且所述存儲器裝置也包括第二切換電路，所述第二切換電路用于根據(jù)解碼電路的輸出信號提供第一接地電壓至第二多個存儲器單元的每個存儲器單元的接地端子、提供第二接地電壓至第三多個存儲器單元的每個存儲器單元的接地端子。所述第一接地電壓由第三電源提供。所述第二接地電壓由第四電源提供。所述第二接地電壓在量值上高于第一接地電壓。在一個實(shí)施例中，每個存儲器單元為SRAM存儲器單元。在一些實(shí)施例中，每個存儲器
單元包括交叉耦合的第一、第二分支，每個分支進(jìn)一步包括串聯(lián)連接的負(fù)載裝置和驅(qū)動晶體管。在特定實(shí)施例中，每個存儲器單元的電源端子電連接至負(fù)載裝置、且所述接地端子電
連接至所述驅(qū)動晶體管。在一個具體實(shí)施例中，所述負(fù)載裝置為PMOS晶體管，所述驅(qū)動晶體管為NM0S晶體管。在另一個實(shí)施例中，所述負(fù)載裝置為NM0S晶體管、且所述驅(qū)動晶體管為NM0S晶體管。在又一個實(shí)施例中，所述負(fù)載裝置為電阻、且所述驅(qū)動晶體管為NM0S晶體管。在一個具體實(shí)施例中，所述第一電源電壓約為1.2伏。在一個實(shí)施例中，所述第二電源電壓約為0.9伏。在特定實(shí)施例中，所述第一接地電壓約為O伏。在一些實(shí)施例中，所述第二接地電壓約為0. 3伏。在一個具體實(shí)施例中，所述第二電源進(jìn)一步包括電平移動晶體管，所述電平移動晶體管用于將第一電源電壓降低約所述電平移動晶體管的閾值電壓。在一些實(shí)施例中，所述第二電源進(jìn)一步包括源跟隨器電路。在一個具體實(shí)施例中，所述存儲器裝置也包括第一多個字線，每個字線耦合至至少存儲器單元。所述裝置包括用于接收地址信號的輸入電路。所述解碼電路根據(jù)地址信號從所述第一多個字線中選中第二多個字線。在一個實(shí)施例中，所述第二多個字線包括一個字線。在另一個實(shí)施例中，所述第二多個字線包括四個字線。 采用本發(fā)明的一個或多個技術(shù)特征可獲得諸多優(yōu)點(diǎn)。在一個具體實(shí)施例中，本發(fā)明可提供SRAM陣列，所述SRAM陣列通過降低非激活的存儲器單元的電源電壓來降低待機(jī)電流。在特定實(shí)施例中，本發(fā)明可為激活的存儲器單元提供充分的電源以維持存儲器陣列的運(yùn)行速度。本發(fā)明的特定實(shí)施例通過采用現(xiàn)有的諸如用于選擇電源線的解碼信號達(dá)到簡單設(shè)計(jì)和低成本實(shí)施。依賴于具體實(shí)施例，本發(fā)明也提供一種采用現(xiàn)有的電路設(shè)計(jì)方法學(xué)和工藝技術(shù)可實(shí)施的方法。依賴于實(shí)施例，可獲得一個或多個這些優(yōu)點(diǎn)。這些及其他優(yōu)點(diǎn)將在本說明書特別在下文中詳細(xì)介紹。


圖1為現(xiàn)有SRAM陣列的示意圖； 圖2為根據(jù)本發(fā)明的一個實(shí)施例的SRAM陣列200的簡化示意 圖3為根據(jù)本發(fā)明的一個實(shí)施例的SRAM陣列300的簡化示意圖； 圖4為根據(jù)本發(fā)明的一個實(shí)施例的SRAM陣列300的SRAM存儲器單元的簡化示意
電路圖； 圖5為根據(jù)本發(fā)明的一個實(shí)施例的SRAM陣列500簡化示意圖； 圖6為根據(jù)本發(fā)明的一個實(shí)施例的SRAM陣列500的SRAM存儲器單元的簡化示意
電路圖； 圖7為根據(jù)本發(fā)明的又一可替代實(shí)施例的SRAM陣列700的簡化示意圖； 圖8為根據(jù)本發(fā)明的一個可替代實(shí)施例的SRAM陣列700的SRAM存儲器單元的簡
化示意電路圖； 圖9為根據(jù)本發(fā)明的又一可替代實(shí)施例的SRAM裝置的地址解碼器的簡化示意電路圖； 圖10為根據(jù)本發(fā)明的一個實(shí)施例的SRAM裝置的電源線解碼器的簡化示意電路圖；以及 圖11為根據(jù)本發(fā)明的一個實(shí)施例的為集成電路存儲器裝置提供電壓供給的方法的簡化流程圖。
具體實(shí)施例方式
根據(jù)本發(fā)明，提供了用于半導(dǎo)體裝置制造的集成電路及其工藝。更為具體地，本發(fā)明提供了一種選擇性地降低SRAM存儲器陣列的電源電壓的方法和裝置。僅通過實(shí)例，本發(fā)明已應(yīng)用于SRAM裝置以在保持高速儲存速度時(shí)提供低功耗。但是應(yīng)當(dāng)認(rèn)識到本發(fā)明具有更廣泛的應(yīng)用范圍。例如，本發(fā)明可應(yīng)用于其他嵌入式或獨(dú)立式集成電路存儲器，比如DRAM和非揮發(fā)性存儲器。 圖1為現(xiàn)有的SRAM陣列100的示意圖。如圖所示，SRAM存儲器陣列100包括存儲器單元，例如101， 102， . . . ， 111， 112.等。在典型的現(xiàn)有SRAM陣列中，例如SRAM陣列IOO，所有的存儲器單元提供以相同的電源電壓VDD。陣列中的電源網(wǎng)格包括水平與垂直的VDD導(dǎo)線。根據(jù)本發(fā)明的一個實(shí)施例，存儲器單元的待機(jī)電流可能是總的裝置功耗的一個主要部分。 一種降低存儲器裝置功耗的方法是通過降低存儲器陣列中的電源電壓(VDD)降低存儲器單元的待機(jī)電流。然而，較低的電源電壓可能降低存儲器裝置的運(yùn)行速度。因此在存儲器裝置設(shè)計(jì)中需要一種改進(jìn)的技術(shù)。 依賴于實(shí)施例，本發(fā)明包括種種可能采用的特征。這些特征包括如下
1.通過降低非激活存儲器單元的電源電壓來降低SRAM陣列的待機(jī)電流；
2.為激活的存儲器單元提供充分的電源以維持存儲器陣列的運(yùn)行速度；以及
3.通過采用現(xiàn)有的諸如用于選擇電源線的地址解碼信號達(dá)到簡單設(shè)計(jì)和低成本實(shí)施。 如圖所示，上述特征可體現(xiàn)在如下的一個或多個實(shí)施例中。這些特征僅作為實(shí)例，不應(yīng)不適當(dāng)?shù)叵拗茩?quán)利要求的范圍。本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員可以認(rèn)識到其它變更、修改和替換。例如，如下討論的特定實(shí)施例涉及SRAM存儲器陣列。然而，本領(lǐng)域內(nèi)的普通技術(shù)人員將認(rèn)識到本發(fā)明可應(yīng)用于其它集成電路存儲器裝置，例如DRAM、非揮發(fā)性存儲器裝置，及只讀存儲器裝置(ROM)等。
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圖2為根據(jù)本發(fā)明的一個實(shí)施例的SRAM存儲器裝置200的簡化示意圖。該圖僅為實(shí)例，不應(yīng)不恰當(dāng)?shù)叵拗茩?quán)利要求的范圍。本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員可以認(rèn)識到其它變更、修改和替換。如圖所示，存儲器裝置200包括以行和列排列的存儲器單元，例如101，102，. . . ，201,202...等。在一個具體實(shí)施例中，每兩行存儲器單元耦合至VDD電源線。例如，在圖2中，在一個特別實(shí)施例中，存儲器裝置200可包括1024行存儲器單元，第O及第1行中的存儲器單元電連接至VDD電源線，標(biāo)以R0W0-1VDD。類似地，第2及第3行中的存儲器單元電連接至VDD電源線，標(biāo)以R0W2-3VDD。如圖2，第1022及第1023行中的存儲器單元電連接至VDD電源線，并標(biāo)以R0W1022-1023VDD。在一個實(shí)施例中，對于每個存儲器操作，例如讀或?qū)?，選中兩行。例如，圖2中被選中的行耦合至電源線"ROWselectedVDD"，在一個優(yōu)選實(shí)施例中，所述被選中的行通過電源線"ROWselectedVDD"提供以1. 2伏的電源，而未被選中的行則提供以降低的電源電壓。例如，所述降低的電源電壓可以為0.9伏。根據(jù)本發(fā)明的實(shí)施例，降低未被選中的行的電源電壓可顯著地降低存儲器單元的待機(jī)電流。該優(yōu)勢及其它優(yōu)勢將進(jìn)一步在下文中討論。 在一個具體實(shí)施例中，具有4MB的陣列尺寸的SRAM裝置采用0. 13 y m工藝設(shè)計(jì)。僅作為實(shí)例，SRAM裝置配置為8個存儲器陣列(bank)，每個存儲器陣列具有512KB。在一個特別實(shí)施例中，存儲器陣列內(nèi)部以1024行與512列排列。在一個實(shí)施例中，當(dāng)存儲器單元的VDD電壓為1. 2伏時(shí)，單單一個存儲器單元具有10pA的待機(jī)電流。包含4M單元的整個陣列可能消耗約40mA的總的待機(jī)電流。若所述VDD降至0. 9伏，單單一個存儲器單元的單元待機(jī)電流可降低至約0.01pA。整個陣列的待機(jī)電流可降低至約40yA。在這個特別的實(shí)例中，采用較低的電源電壓功耗可降低至較高電壓供給時(shí)的功耗的約O. 1%。然而，根據(jù)一個實(shí)施例，若降低整個SRAM存儲器陣列的電源電壓，存儲器裝置的速度可能下降。根據(jù)本發(fā)明的一個實(shí)施例，提供了選擇性地降低非激活的存儲器單元的電源電壓的技術(shù)以降低功耗，而在被選中的存儲器單元中繼續(xù)提供以充分的電源電壓以保持存儲器速度性能。當(dāng)然，本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員可以認(rèn)識到其它變更、修改和替換。 在一個具體實(shí)施例中，存儲器裝置的電源電壓設(shè)計(jì)為1. 2伏。所述存儲器裝置可包括晶體管，其閾值電壓例如為0. 3伏。在一個實(shí)施例中，O. 9伏的較低的電源電壓例如可通過采用電平轉(zhuǎn)換電路獲得，所述電平轉(zhuǎn)換電路由1. 2伏的輸入電壓產(chǎn)生0. 9伏的輸出電壓。在一個具體實(shí)施例中，電平轉(zhuǎn)換電路可以為源跟隨器電路，所述源跟隨器電路包括閾值電壓為0. 3伏的NMOS晶體管。NMOS晶體管的柵極接1. 2伏、源極約0. 9伏，近似為柵壓降低了一個閾值電壓Vt。在一個可替代的實(shí)施例中，可采用其他電平轉(zhuǎn)換電路以由較高的輸入電壓產(chǎn)生更低的輸出電壓。當(dāng)然，本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員可以認(rèn)識到其它變更、修改和替換。 圖3為根據(jù)本發(fā)明的一個實(shí)施例的SRAM陣列裝置300的簡化示意圖。該圖僅為實(shí)例，不應(yīng)不恰當(dāng)?shù)叵拗茩?quán)利要求的范圍。本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員可以認(rèn)識到其它變更、修改和替換。如圖所示，存儲器裝置300包括以1024行與512列排列的存儲器單元。在一個具體實(shí)施例中，每4行存儲器單元共用電源電壓源。例如，第0-3行通過連接至VDD1的兩條電源線從電源VDD獲得電源。類似地，第1020-1023行通過連接至VDD255兩條電源線從電源VDD獲得電源。在一個實(shí)施例中，一次諸如讀或?qū)懙拇鎯ζ鞑僮鬟x中4行。對于這些被選中的行，電源電壓升至較高的電 ，例如為1.2伏；而對于未被選中的行，電源電壓可維持在較低電壓，例如為0.9伏。因此，通過本發(fā)明上述實(shí)施例可降低存儲器單元的待機(jī)電流。當(dāng)然，可具有其它變更、修改和替換。 圖4為根據(jù)本發(fā)明的一個實(shí)施例的SRAM存儲器單元400的電路簡化示意圖。該圖僅為實(shí)例，不應(yīng)不恰當(dāng)?shù)叵拗茩?quán)利要求的范圍。本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員可以認(rèn)識到其它變更、修改和替換。如圖所示，SRAM存儲器單元400包括6個晶體管。左分支包括PMOS晶體管P1及與P1串聯(lián)連接NMOS晶體管N1，P1為負(fù)載裝置、N1為驅(qū)動裝置；類似地，右分支包括PMOS晶體管P2及與P2串聯(lián)連接的NMOS晶體管N2，P2為負(fù)載裝置、N2為驅(qū)動裝置。左分支與右分支交叉耦合，即左分支的輸入端(Pl與N1的柵極)連接至右分支的輸出端(P2與N2的漏極)；類似地，右分支的輸入端(P2與N2的柵極)連接至左分支的輸出端(P1與N1的漏極)。NM0S晶體管N3與N4為選擇晶體管，其根據(jù)字線WL上的信號，將存儲器單元的輸出連接至位線BL及BLX。存儲器單元400還包括電源電壓VDD、VDD1、及接地電壓VSS。在一個特別實(shí)施例中，存儲器單元400的接地端子403、404即Nl、 N2的源極分別連接至接地電壓VSS。當(dāng)存儲器單元400未被選中時(shí)，等于VDD-Vt的電源電壓VDD1應(yīng)用于存儲器單元的電源端子401、402，所述電源端子401、402即Pl、 P2的源極。在較低的電源電壓VDD1的條件下，存儲器單元400的待機(jī)電流降低。當(dāng)存儲器單元400被選中時(shí)，存儲器單元400的電源端子將應(yīng)用電源電壓VDD。當(dāng)然，可具有其它變更、修改和替換。
在一個具體實(shí)施例中，SRAM單元400為CMOS SRAM單元，包括PMOS負(fù)載裝置401、402及NMOS驅(qū)動裝置403、404。在一些實(shí)施例中，所述負(fù)載裝置可為NMOS晶體管。在其他實(shí)施例中，所述負(fù)載裝置可為電阻。在可替代的實(shí)施例中，所述驅(qū)動裝置402、404可為PMOS晶體管。依賴于所述實(shí)施例，存儲器單元400可為DRAM單元、非揮發(fā)性存儲器、或只讀存儲器(ROM)單元。存儲器單元400可為獨(dú)立式集成電路存儲器或嵌入式存儲器。當(dāng)然，可具有其它變更、修改和替換。 圖5為根據(jù)本發(fā)明的另一個實(shí)施例的SRAM陣列500簡化示意圖。該圖僅為實(shí)例，不應(yīng)不恰當(dāng)?shù)叵拗茩?quán)利要求的范圍。本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員可以認(rèn)識到其它變更、修改和替換。如圖所示，存儲器單元500包括以1024行與512列排列的存儲器單元。在一個具體實(shí)施例中，每4行存儲器單元共用接地電壓源。例如，第0-3行通過由VSS1分岔的兩條接地電壓線從接地電壓源VSS獲得接地電壓。類似地，第1020-1023行通過由VSS255分岔的兩條接地電壓線從接地電壓源VSS獲得接地電壓。在一個實(shí)施例中，一次諸如讀或?qū)懙拇鎯ζ鞑僮鬟x中4行。對于這些被選中的行，接地電壓保持低電壓，例如為0伏；對于未被選中的行，接地電壓維持在較高電壓，例如為O. 3伏。通過本發(fā)明實(shí)施例可降低存儲器單元的待機(jī)電流。當(dāng)然，可具有其它變更、修改和替換。 圖6為根據(jù)本發(fā)明的另一個實(shí)施例的SRAM存儲器單元600的簡化示意電路圖。該圖僅為實(shí)例，不應(yīng)不恰當(dāng)?shù)叵拗茩?quán)利要求的范圍。本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員可以認(rèn)識到其它變更、修改和替換。如圖所示，與圖4中的存儲器單元400類似，SRAM存儲器單元600包括6個晶體管，與圖4中的存儲器單元400類似。存儲器單元600也包括電源電壓VDD、接地電壓VSS、 VSS1。在一個特別實(shí)施例中，當(dāng)存儲器單元600未被選中時(shí)，存儲器單元600的接地端子603、604連接至接地電壓VSS1 = VSS+Vt ;當(dāng)存儲器單元600被選中時(shí)，接地電壓VSS應(yīng)用于接地端子603、604。存儲器單元600的待機(jī)電流得以降低。當(dāng)然，可具有其它變更、修改和替換。
圖7為根據(jù)本發(fā)明的一個可替代的實(shí)施例的SRAM陣列的簡化示意電路圖。該圖僅為實(shí)例，不應(yīng)不恰當(dāng)?shù)叵拗茩?quán)利要求的范圍。本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員可以認(rèn)識到其它變更、修改和替換。如圖所示，存儲器裝置700包括以1024行與512列排列的存儲器單元。在一個具體實(shí)施例中，每4行存儲器單元共用電源電壓。例如，第0-3行通過VDDl分岔的兩條電源線從電源電壓源VDD獲得接地電壓。類似地，第1020-1023行通過VDD255分岔的兩條電源線從接地電壓源VSS獲得電源電壓。在一個具體實(shí)施例中，每4行存儲器單元共用接地電壓源。例如，第0-3行通過VSSl分岔的兩條接地電壓線從接地電壓VSS獲得接地電壓。類似地，第1020-1023行通過VSS255分岔的兩條接地電壓線從接地電壓VSS獲得接地電壓。在一個實(shí)施例中，一次諸如讀或?qū)懙拇鎯ζ鞑僮鬟x中4行。未被選中的行獲得較低的電源電壓與較高的接地電壓，具體將在下文討論。通過本發(fā)明所述實(shí)施例可降低存儲器單元的待機(jī)電流。當(dāng)然，可具有其它變更、修改和替換。 圖8為根據(jù)本發(fā)明的一個可替代的實(shí)施例的SRAM存儲器單元的簡化示意電路圖。該圖僅為實(shí)例，不應(yīng)不恰當(dāng)?shù)叵拗茩?quán)利要求的范圍。本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員可以認(rèn)識到其它變更、修改和替換。如圖所示，與圖4中的存儲器單元400類似，SRAM存儲器單元800包括6個晶體管。存儲器單元800也包括電源電壓VDD、 VDD1、及接地電壓VSS、VSS1。在一個特別實(shí)施例中，當(dāng)存儲器單元800未被選中時(shí)，存儲器單元800的接地端子803、804連接至接地電壓VSS1 = VSS+Vt。當(dāng)存儲器單元800被選中時(shí)，接地電壓VSS應(yīng)用于接地端子803、804。如圖所示，當(dāng)存儲器單元800未被選中時(shí)，存儲器單元800的電源端子801、802連接至電源電壓VDD1 = VDD-Vt。當(dāng)存儲器單元800被選中時(shí)，電源電壓VDD應(yīng)用于電源端子801、802。存儲器單元800的待機(jī)電流可得到到降低。在本實(shí)施例中，當(dāng)存儲器單元800未被選中時(shí)，存儲器單元800的電源端子與接地端子之間的電壓差為A V =(VDD-Vt)-(VSS+Vt) = VDD-VSS-2Vt ;當(dāng)存儲單元800被選中時(shí)，存儲器單元800的電源端子與接地端子之間的電壓差為AV = VDD-VSS。因此，相對被選中的存儲單元，未被選中的存儲單元可在較低的電源電壓與較高的接地電壓保持待機(jī)狀態(tài)，存儲器單元800的待機(jī)電流下降的程度更高，這樣降低功耗的效果就愈加明顯。當(dāng)然，可具有其它變更、修改和替換。
圖9為根據(jù)本發(fā)明的一個實(shí)施例的SRAM裝置的地址解碼器電路900 (addressdecoder circuit)的簡化示意電路圖。該圖僅為實(shí)例，它們不應(yīng)不恰當(dāng)?shù)叵拗茩?quán)利要求的范圍。本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員可以認(rèn)識到其它變更、修改和替換。如圖所示，解碼器電路900包括四個輸入信號，即為F、PXA、PXB及PXC。在一個具體實(shí)施例中，SRAM存儲器電路包括1024行存儲器單元。X-解碼器采用IO位的地址來選中1024行中的其中之一。在一個實(shí)施例中，X地址(AO A9位)分為四組:F(AO Al) 、PXA(A2 A4) 、PXB (A5 A7)、及PXC(A8 A9)。例如，第一預(yù)解碼器采用X地址位的AO與Al來選中四個F信號中的其中之一。類似地，第二預(yù)解碼器采用X地址位的A2至A4來選中八個PXA信號中的其中之一、第三預(yù)解碼器采用X地址位的A5至A7來選中八個PXB信號中的其中之一、以及第四預(yù)解碼器采用X地址位的A8與A9來選中四個PXC信號中的其中之一。在一個實(shí)施例中，每個預(yù)解碼器在NAND(與非)邏輯中實(shí)施。在另一個實(shí)施例中，預(yù)解碼器可采用NAND(與非)和NOR(或非)邏輯設(shè)計(jì)。依賴于實(shí)施例，預(yù)解碼器可采用其他現(xiàn)有解碼器技術(shù)來實(shí)現(xiàn)。本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員可以認(rèn)識到其它變更、修改和替換。 在一個具體實(shí)施例中，解碼器電路900結(jié)合預(yù)解碼器信號F、 PXA、 PXB及PXC來選中一個字線WL，所述字線WL與1024行中的其中之一相關(guān)聯(lián)。如圖9所示，解碼器電路900包括NMOS晶體管NO和Nl ;PMOS晶體管P0、P1及P2 ;以及反相器12、 13。輸入信號PXC電連接至PMOS晶體管P2。輸入信號PXA電連接至NMOS晶體管Nl。輸入信號PXB電連接至NO和P0。源于PXC的輸入信號PXCX電連接至NMOS晶體管NO。 NMOS晶體管NO的漏極和PMOS晶體管PO的漏極電連接至NMOS晶體管Nl的源極。NMOS晶體管Nl的漏極和PMOS晶體管P2的漏極電連接至PMOS晶體管P1的漏極與反相器12。反相器12的輸出反饋至PMOS晶體管P1的柵極。反相器I2的輸出還反饋至反相器I3。 PREWL信號910提供至反相器I3的輸出端。雖然上述已揭示采用選中的組件作為解碼器電路，可有許多替換、修改和變更。例如某些組件可被擴(kuò)展和/或結(jié)合。其他組件可被加入上述已提及的器件中。依賴于實(shí)施例，組件的排列可以與其他的替代相互換。這些組件的更多細(xì)節(jié)將在本說明書特別在下文中詳細(xì)介紹。 參考圖9，根據(jù)一個具體實(shí)施例，惟有當(dāng)PXA、PXB、PXC及PXCX分別為高電平、高電平、高電平、及低電平時(shí)，相應(yīng)的PREWL信號將為高電平。在一個實(shí)施例中，每個PREWL信號選中4個字線。那么F預(yù)解碼器選中4個字線中的其中之一，所述F預(yù)解碼器包括X地址位的AO與Al 。例如，在解碼(器)電路900中，信號F、FX (F的反相)及PREWL信號910用于選中字線WL。在本發(fā)明的一個具體實(shí)施例中，如上所述，PREWL信號用于為電源電壓配置選中四行存儲器陣列，以降低存儲器單元漏電流與存儲器陣列待機(jī)電流。在一些實(shí)施例中，PREWL信號可用于接地電壓的選中，或用于電源電壓與接地電壓的選中。因此，根據(jù)本發(fā)明的實(shí)施例，電源電壓與接地電壓的選擇性應(yīng)用可采用現(xiàn)有的解碼器電路來實(shí)現(xiàn)，而對SRAM電路修改最小。當(dāng)然，本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員可以認(rèn)識到其它變更、修改和替換。
圖10為根據(jù)本發(fā)明的一個實(shí)施例的SRAM的電源線解碼器電路1000的簡化示意電路圖。該圖僅為實(shí)例，它們不應(yīng)不恰當(dāng)?shù)叵拗茩?quán)利要求的范圍。本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員可以認(rèn)識到其它變更、修改和替換。在本發(fā)明的一個具體實(shí)施例中，在存儲器陣列周圍采用二個VDD電源環(huán)(power ring)。第一電源環(huán)提供1. 2伏至激活的行，另一電源環(huán)提供0. 9伏至非激活的行。如圖10所示，輸入信號PREWL 910電連接至PMOS晶體管P0的柵極，所述PMOS晶體管PO位于輸入電壓源Vdd-Vt與電源電壓線cell-Vdd之間。如圖10還示出，輸入信號PREWL 910首先被反相器I0反相，再電連接至PM0S晶體管P1的柵極，所述PMOS晶體管Pl位于輸入電壓源Vdd及電源電壓線單元-Vdd之間。在一個具體實(shí)施例中，當(dāng)PREWL為高電平時(shí)，電源電壓Vdd應(yīng)用于cell-Vdd。當(dāng)PREWL為低電平時(shí)，電源電壓Vdd-Vt應(yīng)用于cell-Vdd。如上所述，在一個具體實(shí)施例中，信號PREWL選中4個字線。因此，4個字線將接收充分的電源電壓Vdd。未被信號PREWL 910選中的字線將接收降低的電源電壓Vdd-Vt。然而電路1000僅為實(shí)例，雖然上述已揭示采用選中的組件作為解碼器電路1000，可有許多變更、修改和替換。例如，某些組件可被擴(kuò)展和/或結(jié)合。其他組件可以被加入上述已提及的器件中。依賴于實(shí)施例，組件的排列可以與其他的替代相互換。這些組件的更多細(xì)節(jié)將在本說明書特別在下文中詳細(xì)介紹。 圖11為根據(jù)本發(fā)明的一個實(shí)施例的在集成電路存儲器裝置中提供電壓源的方法的簡化流程圖1100。該圖僅為實(shí)例，它們不應(yīng)不恰當(dāng)?shù)叵拗茩?quán)利要求的范圍。本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員可以認(rèn)識到其它變更、修改和替換。根據(jù)一個具體實(shí)施例，所述方法可大致概述如下
1.(步驟1110)提供集成電路存儲器裝置。所述集成電路存儲器裝置包括第一多 個存儲器單元。優(yōu)選地，第一多個存儲器單元中的每個存儲器單元包括電源端子和接地端 子。 2.(步驟1120)提供第一電源電壓。所述第一電源電壓與電源相關(guān)聯(lián)； 3.(步驟1130)提供第二電源電壓，所述第二電源電壓低于所述第一電源電壓。 4.(步驟1140)應(yīng)用第二電源電壓于存儲器陣列； 5.(步驟1150)從第一多個存儲器單元中選中第二多個存儲器單元。優(yōu)選地，所述 第二多個存儲器單元的存儲器單元數(shù)量小于所述第一多個存儲器單元；
6.(步驟1160)應(yīng)用第一電源電壓至每個所選中的存儲器單元的電源端子，以保 持所選中的存儲器單元的運(yùn)行速度； 7.(步驟1170)對所選中的存儲器單元進(jìn)行存儲器操作；以及 8.(步驟1180)應(yīng)用第二電源電壓于每個未被選中的存儲器單元的電源端子，借
此，未被選中的存儲器單元的功耗得以降低。 根據(jù)本發(fā)明的一個實(shí)施例，上述步驟提供了一種為集成電路存儲器裝置提供電源 電壓的方法。如圖所示，所述方法采用了將選擇性地降低存儲器陣列中未被選中的單元的 電源電壓與對被選中的存儲器單元維持充分電源結(jié)合的步驟。僅通過實(shí)例，本發(fā)明已應(yīng)用 于SRAM裝置中，用于在保持高存儲器速度的同時(shí)提供低功率損耗。在權(quán)利要求的范圍內(nèi)， 增加幾個步驟、減少一個步驟或多個步驟，或者以不同的順序來安排一個步驟或多個步驟 都是可選的方法。 還應(yīng)該明白，在此描述的例子和實(shí)施例僅用于說明，因此，各種顯而易見的修改或 變化將給予本技術(shù)領(lǐng)域內(nèi)技術(shù)人員技術(shù)，且這些修改或變化應(yīng)包括在本申請的精神和范圍 內(nèi)并包括在所附權(quán)利要求的范圍內(nèi)。
權(quán)利要求
一種在集成電路存儲器裝置中提供電壓供給的方法，包括提供集成電路存儲器裝置，所述集成電路存儲器裝置包括第一多個存儲器單元，所述第一多個存儲器單元中的每個存儲器單元包括電源端子和接地端子；提供第一電源電壓，所述第一電源電壓與電源相關(guān)聯(lián)；提供第二電源電壓，所述第二電源電壓在量值上低于第一電源電壓；從第一多個存儲器單元中選中第二多個存儲器單元，所述第一多個存儲器單元包括第二多個存儲器單元和第三多個存儲器單元，所述第三多個存儲器單元為未被選中；向第二多個存儲器單元中的每個的電源端子提供第一電源電壓；向第三多個存儲器單元中的每個的電源端子提供第二電源電壓，所述第二電源電壓在量值上低于第一電源電壓；以及對第二多個存儲器單元中的至少一個存儲器單元進(jìn)行至少讀操作和/或?qū)懖僮鳌?br> 2. 根據(jù)權(quán)利要求1所述的在集成電路存儲器裝置中提供電壓供給的方法，進(jìn)一步包括提供第一接地電壓；提供第二接地電壓，所述第二接地電壓高于所述第一接地電壓；向每個被選中的存儲器單元的接地端子提供第一接地電壓；向每個未被選中的存儲器單元的接地端子提供第二接地電壓。
3. 根據(jù)權(quán)利要求1所述的在集成電路存儲器裝置中提供電壓供給的方法，其中每個存儲器單元為SRAM存儲器單元。
4. 根據(jù)權(quán)利要求1所述的在集成電路存儲器裝置中提供電壓供給的方法，其中每個存儲器單元包括交叉耦合的第一、第二分支，每個分支進(jìn)一步包括串聯(lián)連接的負(fù)載裝置和驅(qū)動晶體管。
5. 根據(jù)權(quán)利要求4所述的在集成電路存儲器裝置中提供電壓供給的方法，其中每個存儲器單元的電源端子電連接至所述負(fù)載裝置且接地端子電連接至所述驅(qū)動晶體管。
6. 根據(jù)權(quán)利要求4所述的在集成電路存儲器裝置中提供電壓供給的方法，其中所述負(fù)載裝置為PMOS晶體管、所述驅(qū)動晶體管為NMOS晶體管。
7. 根據(jù)權(quán)利要求4所述的在集成電路存儲器裝置中提供電壓供給的方法，其中所述負(fù)載裝置為NMOS晶體管、所述驅(qū)動晶體管為NMOS晶體管。
8. 根據(jù)權(quán)利要求4所述的在集成電路存儲器裝置中提供電壓供給的方法，其中所述負(fù)載裝置為電阻、所述驅(qū)動晶體管為NMOS晶體管。
9. 根據(jù)權(quán)利要求1所述的在集成電路存儲器裝置中提供電壓供給的方法，其中所述第一電源電壓約為1.2伏。
10. 根據(jù)權(quán)利要求1所述的在集成電路存儲器裝置中提供電壓供給的方法，其中所述第二電源電壓約為0.9伏。
11. 根據(jù)權(quán)利要求2所述的在集成電路存儲器裝置中提供電壓供給的方法，其中所述第一接地電壓約為0伏。
12. 根據(jù)權(quán)利要求2所述的在集成電路存儲器裝置中提供電壓供給的方法，其中所述第二接地電壓約為0.3伏。
13. 根據(jù)權(quán)利要求1所述的在集成電路存儲器裝置中提供電壓供給的方法，其中所述提供第二電源電壓進(jìn)一步包括提供電平移動晶體管以及將第一電源電壓降低約所述電平移動晶體管的閾值電壓。
14. 根據(jù)權(quán)利要求1所述的在集成電路存儲器裝置中提供電壓供給的方法，其中所述提供第二電源電壓進(jìn)一步包括提供源跟隨器電路。
15. 根據(jù)權(quán)利要求1所述的在集成電路存儲器裝置中提供電壓供給的方法，其中所述選中第二多個存儲器單元進(jìn)一步包括在存儲器狀裝置中提供字線，所述字線耦合至至少存儲器單元；以及選中與所述字線耦合的存儲器單元。
16. 根據(jù)權(quán)利要求1所述的在集成電路存儲器裝置中提供電壓供給的方法，其中所述選中第二多個存儲器單元進(jìn)一步包括在存儲器裝置中提供第一多個字線，每個字線耦合至至少存儲器單元；提供字線預(yù)解碼器以選中第二多個字線；以及選中與所述第二多個字線耦合的存儲器單元。
17. 根據(jù)權(quán)利要求16所述的在集成電路存儲器裝置中提供電壓供給的方法，其中所述第二多個字線包括四個字線。
18. —種在存儲器裝置中提供電壓供給的方法，包括提供集成電路存儲器裝置，所述集成電路存儲器裝置包括第一多個存儲器單元，每個存儲器單元包括電源端子和接地端子；提供第一接地電壓；提供第二接地電壓，所述第二接地電壓在量值上高于第一接地電壓；從第一多個存儲器單元中選中第二多個存儲器單元，所述第一多個存儲器單元包括第二多個存儲器單元和第三多個存儲器單元，所述第三多個存儲器單元為未被選中；向第二多個存儲器單元中的每個的接地端子提供第一接地電壓；向第三多個存儲器單元中的每個的接地端子提供第二接地電壓，所述第二接地電壓在量值上高于第一接地電壓；以及對第二多個存儲器單元中的至少一個存儲器單元進(jìn)行至少讀操作和/或?qū)懖僮鳌?br> 19. 一種集成電路存儲器裝置，包括第一多個存儲器單元，每個存儲器單元包括電源端子；解碼電路，用于從第一多個存儲器單元中至少選中第二多個存儲器單元并提供輸出信號，所述第一多個存儲器單元包括第二多個存儲器單元和第三多個存儲器單元，所述第三多個存儲器單元為未被解碼電路所選中；切換電路，用于根據(jù)解碼電路的輸出信號向第二多個存儲器單元中的每個的電源端子提供第一電源電壓、向第三多個存儲器單元中的每個的電源端子提供第二電源電壓；其中所述第一電源電壓由第一電源提供；所述第二電源電壓由第二電源提供；所述第二電源電壓在量值上低于第一 電源電壓。
20. 根據(jù)權(quán)利要求19所述的集成電路存儲器裝置，其中所述第一多個存儲器單元中的每個存儲器單元進(jìn)一步包括接地端子，所述存儲器裝置進(jìn)一步包括第二切換電路，用于根據(jù)解碼電路的輸出信號向第二多個存儲器單元中的每個的接地端子提供第一接地電壓、向第三多個存儲器單元中的每個的接地端子提供第二接地電壓；其中所述第一接地電壓由第三電源提供；所述第二接地電壓由第四電源提供；所述第二電源電壓在量值上高于第一 電源電壓。
21. 根據(jù)權(quán)利要求20所述的集成電路存儲器裝置，其中所述第一接地電壓約為0伏。
22. 根據(jù)權(quán)利要求20所述的集成電路存儲器裝置，其中所述第二接地電壓約為0. 3伏。
23. 根據(jù)權(quán)利要求19所述的集成電路存儲器裝置，其中每個存儲器單元為SRAM存儲器單元。
24. 根據(jù)權(quán)利要求19所述的集成電路存儲器裝置，其中每個存儲器單元包括交叉耦合的第一、第二分支，每個分支進(jìn)一步包括串聯(lián)連接的負(fù)載裝置和驅(qū)動晶體管。
25. 根據(jù)權(quán)利要求24所述的集成電路存儲器裝置，其中每個存儲器單元的電源端子電連接至所述負(fù)載裝置，所述接地端子電連接至所述驅(qū)動晶體管。
26. 根據(jù)權(quán)利要求24所述的集成電路存儲器裝置，其中所述負(fù)載裝置為PMOS晶體管、所述驅(qū)動晶體管為NMOS晶體管。
27. 根據(jù)權(quán)利要求24所述的集成電路存儲器裝置，其中所述負(fù)載裝置為NMOS晶體管、所述驅(qū)動晶體管為NMOS晶體管。
28. 根據(jù)權(quán)利要求24所述的集成電路存儲器裝置，其中所述負(fù)載裝置為電阻、所述驅(qū)動晶體管為NMOS晶體管。
29. 根據(jù)權(quán)利要求19所述的集成電路存儲器裝置，其中所述第一電源電壓約為1.2伏。
30. 根據(jù)權(quán)利要求19所述的集成電路存儲器裝置，其中所述第二電源電壓約為0.9伏。
31. 根據(jù)權(quán)利要求19所述的集成電路存儲器裝置，其中所述第二電源進(jìn)一步包括電平移動晶體管，用于將所述第一電源電壓降低約所述電平移動晶體管的閾值電壓。
32. 根據(jù)權(quán)利要求19所述的集成電路存儲器裝置，其中所述第二電源進(jìn)一步包括源跟隨器電路。
33. 根據(jù)權(quán)利要求19所述的集成電路存儲器裝置，其中進(jìn)一步包括第一多個字線，每個字線耦合至至少存儲器單元；輸入電路，用于接收地址信號；其中所述解碼電路根據(jù)地址信號從與所述第一多個字線中選中第二多個字線。
34. 根據(jù)權(quán)利要求33所述的集成電路存儲器裝置，其中所述第二多個字線包括一個字線。
35. 根據(jù)權(quán)利要求33所述的集成電路存儲器裝置，其中所述第二多個字線包括四個字線。
全文摘要
本發(fā)明提供一種存儲器陣列的電源線解碼方法，即一種在集成電路存儲器裝置中選擇性地提供電壓供給的方法。所述方法提供集成電路裝置，所述集成電路裝置包括第一多個存儲器單元。每個存儲器單元包括電源端子和接地端子。所述方法包括從所述第一多個存儲器單元中選中第二多個存儲器單元。所述方法向每個被選中的存儲器單元的電源端子提供第一電源電壓、并向每個未被選中的存儲器單元的電源端子提供第二電源電壓至。所述第二電源電壓低于所述第一電源電壓。在一個實(shí)施例中，所述方法向每個被選中的存儲器單元的接地端子應(yīng)用第一接地電壓、向每個未被選中的存儲器單元的接地端子應(yīng)用第二接地電壓。所述第二接地電壓高于所述第一接地電壓。
文檔編號G11C5/14GK101727954SQ20081020178
公開日2010年6月9日 申請日期2008年10月24日 優(yōu)先權(quán)日2008年10月24日
發(fā)明者李智, 歐陽雄, 黃強(qiáng) 申請人:中芯國際集成電路制造(上海)有限公司