專利名稱：具有低功耗的自刷新半導體集成電路的制作方法
技術(shù)領(lǐng)域：
0001本發(fā)明總的涉及動態(tài)隨機存取存儲器(DRAM )，更具體地，本 發(fā)明涉及DRAM自刷新電路。
背景技術(shù)：
0002隨著晶體管半導體制造技術(shù)達到納米水平，使用此技術(shù)所獲 得的電路和系統(tǒng)可以實現(xiàn)若干主要優(yōu)點。相比之前的制造技術(shù)，在硅片的 給定區(qū)域內(nèi)更高集成度地封裝了更多的特征和功能，得到更小和更便于攜 帶的設(shè)備。隨著更高的集成度，可以在每一硅晶片上制造更大量的芯片， 有效地降低了每一芯片的生產(chǎn)成本。由于閾值電壓的降低，更小的晶體管 開關(guān)更快，從而為系統(tǒng)提供更快的運行速度。
0 0 0 3利用更小尺度晶體管優(yōu)點的半導體設(shè)備的例子是動態(tài)隨機存 取存儲器，從此處開始筒單地以首字母簡寫DRAM指代。本領(lǐng)域內(nèi)普通^支 術(shù)人員應當了解，由于DRAM的高密度和高運行速度，其在計算機系統(tǒng)中 受到最為廣泛的使用。雖然存在可用的不同類型的DRAM以適應特定標準， 例如RDRAM、 SDRAM、 DDR-SDRAM,但其基礎(chǔ)核心仍是DRAM。
0004DRAM存儲器單元基于電荷存儲來區(qū)別所存儲的邏輯'T，和 邏輯"0"。但不幸地是，在相對較短的一段時間之后，此電荷將泄露或者 耗散，因此需要周期性的刷新來保持所存儲的邏輯電平。DRAM刷新在本領(lǐng) 域內(nèi)是公知的，其為執(zhí)行刷新操作所必須的電路。現(xiàn)在參照圖l所示的現(xiàn) 有技術(shù)的DRAM系統(tǒng)，對刷新、操作進行筒單描述。
0005圖1的現(xiàn)有技術(shù)的DRAM包括存儲器單元陣列100、間距 (pitch)受限的外圍電路、數(shù)據(jù)路徑電路、尋址電路和刷新控制電路。 圖1所示的DRAM系統(tǒng)已經(jīng)被簡化，但是本領(lǐng)域內(nèi)技術(shù)人員可以理解DRAM 系統(tǒng)將包括其它電路以實現(xiàn)進一步的功能。
0006存儲器單元陣列100包括與存儲器單元耦合的字線和位線。 間距受限外圍電路包括用于驅(qū)動字線的行解碼器102，以及用于傳遞數(shù)據(jù)出入存儲器單元的讀出放大器和位線存取電路104。為符合存儲器單元陣 列100的尺寸，間距受限電路被密集地封裝。
0007應該注意，在耦合或者連接在一起的節(jié)點處可以包括具有或 者不具有居間電3各(intervening circuit)的連4妻。
0008尋址電路可以包括行地址預解碼器106、列地址解碼器108 和地址緩沖器110, 4于地址預解碼器106用于響應4于地址R-ADDR[n]來產(chǎn) 生經(jīng)過預解碼的行地址，列地址解碼器10 8用于響應列地址C—ADDR [m]以 激活位線存取設(shè)備，地址緩存器110用于響應外部地址AO-An來產(chǎn)生 R-ADDR[n]和C-ADDR[m]。數(shù)據(jù)路徑電路包括數(shù)據(jù)I/O電路112，用于將塊 104中的讀出放大器之間的數(shù)據(jù)耦合至數(shù)據(jù)輸入/輸出緩沖器(未示出)。 應該注意上述變量n和m是等于0或者大于0的整數(shù)值。
0009刷新控制電路包括命令控制器114、內(nèi)部行地址計數(shù)器116 和自刷新電路118。此刷新控制電路為本領(lǐng)域內(nèi)公知，并且圖1中所示的 系統(tǒng)可以包括附加電路塊用來執(zhí)行附加操作。命令控制器114響應時鐘信 號CLK,并且接收若干系統(tǒng)級信號，諸如CKE、 WT、 RD和REF，其被解碼 用來通過信號COMMAND來啟動DRAM系統(tǒng)中的各種4喿作。用來解釋說明DRAM 系統(tǒng)的操作的三個示例性操作將包括讀操作、自動刷新操作和自刷新操 作。
0010DRAM讀操作對本領(lǐng)域內(nèi)普通技術(shù)人員是公知的。在圖1中， 當命令控制器114接收到表示通知讀操作的信號CKE、 WT、 RD和REF的預 定組合時，讀操作被啟動，并且地址緩沖器110接收一組特定的地址信號 A0到An。地址纟爰沖器110產(chǎn)生一組4亍地址R—ADDR[n]和一組列地址 C-ADDR [m]。行地址預解碼器106從R-ADDR [n]產(chǎn)生經(jīng)過預解碼的行地址信 號，行解碼器102隨后使用所述信號來驅(qū)動存儲器單元陣列100中的至少 一個字線。所有連接到所驅(qū)動字線的存儲器單元將把它們存儲的電荷耦合 到各自的位線。換句話說，存儲器單元陣列100中的每一個位線將攜帶數(shù) 據(jù)，該數(shù)據(jù)隨后被塊104中的相應位線讀出放大器讀取并鎖存。基于此配 置，列地址解碼器108將選4奪對應于C-ADDR[m]的塊104中的至少一個位 線存取設(shè)備，用于耦合此位線讀出放大器到數(shù)據(jù)I/O電路塊112。讀取操 作并不涉及刷新控制電路。
0011自動刷新和自刷新操作的主要區(qū)別在于執(zhí)行這些操作的時 才幾。自動刷新，也稱為CAS先于RAS ( CAS-Before-RAS )刷新和^又RAS(RAS-0nly)刷新，在DRAM系統(tǒng)的正常操作期間執(zhí)行，而自刷新操作在 DRAM系統(tǒng)的休眠模式期間執(zhí)行，眾所周知，休眠模式用于將DRAM系統(tǒng)的 所選電路斷電，來降低功耗，然而，必須在休眠模式期間刷新存儲器單元 陣列100中的DRAM單元來保持所存儲的數(shù)據(jù)。
0012在DRAM系統(tǒng)的正常操作期間，當通過由命令控制器114接 收到的外部信號而接收到刷新命令時，執(zhí)行自動刷新操作。命令控制器114 隨后提供控制信號REFR，用于增加或者減少內(nèi)部行地址計數(shù)器116,并且 通過地址緩沖器110啟動鎖存。內(nèi)部行地址計數(shù)器116提供由地址緩沖器 110鎖存的刷新地址REF_ADDR[p]。應注意變量p為等于0或者大于0的 整數(shù)。地址緩沖器110產(chǎn)生行地址R—ADDR[n],由行地址預解碼器106和 行解碼器102解碼該行地址，用來驅(qū)動至少一個字線。每一位線讀出放大 器隨后通過其固有的放大操作恢復所存取的存儲器單元的電荷。由于自動 刷新操作在正常操作期間優(yōu)先于其它操作被執(zhí)行，所以其被快速執(zhí)行以允 許其它操作繼續(xù)。
0013自刷新電^^ 118包括內(nèi)部振蕩器(未示出)。DRAM系統(tǒng)通過 命令控制器114進入休眠模式(或者"自刷新模式")，以啟動自刷新電路 118的振蕩器。自刷新電^各118提供休眠信號SLEEP給內(nèi)部行地址計^:器 116。根據(jù)用于自刷新進入和退出的命令，在自刷新模式中周期性地產(chǎn)生 信號OSC —OUT。所產(chǎn)生的OSC-OUT信號被提供給內(nèi)部行地址計數(shù)器116和 地址緩沖器110。響應于OSC —OUT,地址緩沖器110鎖存由內(nèi)部行地址計 數(shù)器116產(chǎn)生的REF_ADDR[p]，并且提供行地址R-ADDR[n]。如先前所述 自動刷新情況那樣，經(jīng)行地址預解碼器106和行解碼器102驅(qū)動字線來刷 新存儲器單元陣列100中的存儲器單元。
0014以現(xiàn)有才支術(shù)納米級制造工藝實現(xiàn)的圖1的DRAM系統(tǒng)將內(nèi)在 地提高系統(tǒng)的速度性能。特別地，可以優(yōu)化晶體管-尤其是行地址預解碼 器106和行解碼器102，來最小化通過它們的行地址R-ADDR[n]的傳輸延 遲。然而，尺寸最小化的高速晶體管的一個顯著缺陷是通過晶體管的泄漏 電流，其增加了 DRAM系統(tǒng)的總功耗。納米級制造工藝的電流泄漏問題已 被半導體工業(yè)很好地記載。因此，獲取高速運行的代價是功耗。
0015圖2和圖3是解釋說明納米技術(shù)晶體管中的電流泄漏源的電 路原理圖。圖2為簡單的邏輯門電路，包括其輸出連接到反相器202的輸 入的2輸入與非門200。例如，此電路可以是圖1的行地址預解碼器106中的若干電路的其中之一。與非門200 4妾收兩個行地址，R-ADDR[h]和 R-ADDR[i]，并且通過反相器202產(chǎn)生經(jīng)過預解碼的行地址PDR_ADDR[k]。 應注意變量h、 i和k為大于或者等于0的整數(shù)值。與非門200和反相器 202都使用CMOS晶體管實現(xiàn)，并且優(yōu)選地具有最小的尺寸以獲取最大的速 度。盡管沒有明確示出，但是兩個邏輯門都連接到電源VDD和VSS。電流 泄漏可能發(fā)生在每一邏輯門的所有晶體管中，如圖3所示。
0016圖3為圖2所示反相器202的晶體管示意圖。反相器202為 標準的互補型CMOS反相器，其包括在VDD和VSS之間串聯(lián)連接的P溝道 晶體管300和n溝道晶體管302。與非門200的CMOS晶體管實現(xiàn)為本領(lǐng)域 內(nèi)所公知，因此未示出。當使用納米技術(shù)實現(xiàn)時，即使輸入信號IN維持 于邏輯"0"或者邏輯"1"狀態(tài)，晶體管300和302也可能從VDD泄漏電 流()到vss。此外，電流可以從VDD通過晶體管300和302的薄柵 極氧化物泄漏(/,^2 ),從而允許電流由其中流過到達在先晶體管的漏極/ 源極端。例如，如果晶體管300的柵極被在先電路驅(qū)至VSS，電流可以通 過其柵極氧化物從VDD直4妄泄漏到VSS。
0017因此，DRAM系統(tǒng)的自刷新操作可能消耗大量的能量，這對于 便攜式計算應用是不期望的。在便攜式計算應用中，其中電池壽命是有限 的，為了延長電池壽命，可以經(jīng)常使用休眠模式，以延長時間周期。
0018因此，期望提供一種DRAM系統(tǒng)的低功耗自刷新方案。

發(fā)明內(nèi)容
0019本發(fā)明的一個目的是克服或者減小DRAM存儲器的前述自刷 新系統(tǒng)的至少一個缺陷。
0020在第一方面，本發(fā)明提供用在動態(tài)隨機存取存儲器中的基于 模式的邏輯電路。所述基于模式的邏輯電路可包括第一電路和第二電路， 所述第一電路用于在第 一操作模式中響應第 一輸入信號的預定邏輯狀態(tài)， 從而產(chǎn)生第一信號；所述第二電路與所述第一電路邏輯相同，用于在第二 操作模式中響應第二輸入信號的預定邏輯狀態(tài)，從而產(chǎn)生第二信號。
0021根據(jù)本發(fā)明實施例的多個方面，所述第二電路包括晶體管， 所述晶體管的閾值電壓高于所述第一'電路的晶體管的闊值電壓。第一電路 包括電源開關(guān)電路，用于在第二操作模式中選擇性地將第一電路的晶體管 從VDD或者VSS斷開。所述第二電路包括電源開關(guān)電路，用于在深度低功耗模式中選擇性地將第一電路的晶體管從VDD和VSS斷開?；谀Ｊ降倪?br> 輯電路還包括選擇器電路，用于接收第一信號和第二信號，選擇器電路在 第一操作模式中傳送第一信號，在第二操作模式中傳送第二信號。基于模 式的邏輯電路還可以包括至少兩個第一信號線，用于提供所述第一輸入信
號，和至少兩個第二信號線，用于提供所述第二輸入信號，所述第一和所 述第二信號線互相交替。
0022在又一方面，基于模式的邏輯電路還包括與至少兩個第一信 號線耦合的第 一驅(qū)動電路，和與至少兩個第二信號線耦合的第二驅(qū)動電 路，在所述第一操作模式中，所述第二驅(qū)動電路驅(qū)動至少兩個第二信號線 到VDD和VSS的其中之一。
0023在第二方面，本發(fā)明提供一種具有自刷新操作的動態(tài)隨機存 取存儲器(DRAM)。所述DRAM可以包括預解碼電路、低功率預解碼電路和 行解碼電路，所述預解碼電路用于在正常才喿作中響應邏輯行地址，從而提 供經(jīng)過預解碼的地址，所述低功率預解碼電路用于在自刷新操作中響應邏 輯行地址，從而提供經(jīng)過預解碼的地址，所述行解碼電路用于接收經(jīng)過預 解碼的地址并且驅(qū)動至少一個對應于經(jīng)過子貞解碼的地址的字線。所述DRAM 還包括電源開關(guān)電路，用于在自刷新操作中選擇性地將預解碼電路與VDD 或者VSS解耦合。DRAM還可以包括多路轉(zhuǎn)接器電路，用于在正常操作中傳 送來自預解碼電路的經(jīng)過預解碼的地址，并且在自刷新操作中傳送來自低 功率預解碼電路的經(jīng)過預解碼的地址。低功率預解碼電路可以包括晶體
管，所迷晶體管的閾值電壓高于預解碼電路的晶體管的闊值電壓。低功率 預解碼電路和預解碼電路可以具有相同的邏輯電路配置。
0024在另一實施例中，DRAM還可以包括第一地址總線，用于提供 第一行地址給所述預解碼電路，和第二地址總線，用于提供第二行地址給 所述低功率預解碼電路。第一地址總線和第二地址總線的信號線是交替 的。DRAM還可以包括高速地址緩沖器，用于在正常操作中驅(qū)動第一地址總 線，和低功率地址緩沖器，用于在自刷新操作中驅(qū)動第二地址總線，所述 低功率地址緩沖器在正常操作中驅(qū)動第二地址總線到VDD和VSS的其中之
0025在第三方面，本發(fā)明提供一種在自刷新操作中操作動態(tài)隨機 存取存儲器(DRAM)的方法。所述方法包括a)禁止高速預解碼電路；b) 啟用低功率預解碼電路，所述低功率預解碼電路與高速預解碼電路邏輯相同；和C)為低功率預解碼電路提供刷新地址。
0026根據(jù)本方面的實施例，所述方法還包括將高速預解碼電路與 VDD或者VSS解耦合的步驟，并還可以包括選擇性提供來自低功率預解碼 電路的經(jīng)過預解碼的行地址。提供刷新地址的步驟包括啟用低功率地址緩 沖器來鎖存由行地址計數(shù)器提供的刷新地址，并且禁止高速地址緩沖器。 高速地址緩沖器可以與VDD和VSS解耦合。
0027對本領(lǐng)域普通技術(shù)人員來說，通過結(jié)合附圖閱讀下面本發(fā)明 具體實施例的描述，本發(fā)明的其他方面和特征是顯而易見的。


0028結(jié)合附圖，僅通過示例方式來說明本發(fā)明的實施例，其中 圖1為現(xiàn)有技術(shù)DRAM系統(tǒng)的方框圖； 圖2為邏輯門的電路原理圖； 圖3為CMOS反相器的電路原理圖4為根據(jù)本發(fā)明的實施例的具有低功耗自刷新電路的DRAM系統(tǒng)的方 框圖5A為根據(jù)本發(fā)明的實施例的基于模式的行預解碼電路的電路原理圖； 圖5B為圖5A中所示高速行預解碼電路中所包括的與非門的電路原理
圖5C為圖5A中所示高速行預解碼電路中所包括的反相器的電路原理
圖6為根據(jù)本發(fā)明的實施例的基于模式的行地址緩沖器電路的電路原理
圖7為根據(jù)本發(fā)明的實施例說明低功耗自刷新操作的操作時序圖； 圖8為交替的行地址線的平面布局圖；和 圖9為垂直交替的行地址線的等距視圖。
具體實施例方式
0029總的來說，本發(fā)明提供邏輯相同的電路來提供相同的邏輯控制 信號，其中每一組控制信號可以具有不同的電參數(shù)。 一個電路可以被優(yōu)化以 獲得高速性能，而另一個電路可以被優(yōu)化以獲得低功耗。邏輯相同的電路可 以包括用于DRAM的字線地址預解碼電路，其中，在正常4喿作^t式期間啟用高速預解碼電路，并且啟用較低速低功耗預解碼電路用于自刷新操作。在自 刷新操作期間，高速電路可以從電源去耦合，以最小化其電流泄漏。
0030現(xiàn)在以DRAM，更具體地以DRAM自刷新行尋址電路為背景來描 述本發(fā)明的實施例。
0031如上所述，讀、寫和自動刷新操作以嚴格時序容限(timing margin)在高速度下執(zhí)行。另一方面，在休眠或者類似低功耗模式期間的自 刷新可以較低速執(zhí)行。更具體地，因為不需要高速操作，可以放松對于字線 激活時序的限制。因此，可以使用為較低速運行和低功耗優(yōu)化的邏輯電路來 解碼部分行尋址路徑。由于此電路不能高速運行以進行讀/寫和自動刷新操 作，所以在DRAM系統(tǒng)上附加了低功耗電路。盡管將消耗額外的硅區(qū)域，但 是具有專用低功耗電路路徑的節(jié)能優(yōu)勢將超過額外的硅區(qū)域的成本。相應 地，信號的電參數(shù)可以包括時序。同樣，諸如內(nèi)部VDD的電壓也可被調(diào)整到 較低電平電壓。
0032已知的減少泄漏電流的方法是提高晶體管的閾值電壓。本領(lǐng) 域技術(shù)人員應該知道，在制造期間可以通過修改例如柵極氧化物厚度、注 入濃度和晶體管尺寸來調(diào)整閾值電壓。為了實現(xiàn)本發(fā)明目的，可以釆用任 何閾值電壓調(diào)整技術(shù)。
0033圖4是#4居本發(fā)明的實施例的DRAM系統(tǒng)的方框圖。當前所 示系統(tǒng)與圖l所示系統(tǒng)相似，并且包括附加的特征用于在自刷新操作期間 降低功耗。
0034DRAM系統(tǒng)包括存儲器單元陣列450、行解碼器452、讀出放 大器和位線存取電路454、列地址解碼器458、數(shù)據(jù)I/O電路462和命令 控制器464，其所執(zhí)行的功能分別與前述圖l所示的存儲器單元陣列100、 行解碼器102、讀出放大器和位線存取電路104、列地址解碼器108、數(shù)據(jù) I/O電路112和命令控制器114相同。命令控制器464對時鐘信號CLK進 行響應。行地址預解碼器106現(xiàn)在被選擇器電路400代替，該選擇器電路 400被實現(xiàn)為由信號SLEEP和兩個邏輯相同的電路402和404控制的簡單 多路轉(zhuǎn)接器(MUX)。 DRAM系統(tǒng)的其它電路包括基于模式的地址緩沖器406、 內(nèi)部電源開關(guān)電路408、自刷新電路410和內(nèi)部4亍地址計數(shù)器412。以下 進一步討論上述電路。
0035邏輯電^各402為高速行預解碼電路，而邏輯電路404為低功 率行預解碼電路。兩個電路都對相同的預定邏輯狀態(tài)輸入信號進行響應。高速行預解碼電路402接收快速行地址信號R_ADDR—F[n],并且提供經(jīng)過 預解碼的行地址給MUX 400的第一輸入。低功率行預解碼電路404接收慢 速行地址信號R-ADDR-S [n],并且提供經(jīng)過預解碼的4亍地址給MUX 400的 第二輸入。在實際實現(xiàn)中，因為由402和404中每一電路提供的經(jīng)過預解 碼的地址信號多于一個，所以來自電路402和404的經(jīng)過預解碼的行地址 分別被饋入MUX 400的第一組輸入和第二組輸入。通過信號SLEEP將一組 經(jīng)過預解碼的行地址選擇性地提供給行解碼器452。將結(jié)合圖5A描述電路 402和404的進一步細節(jié)。注意到，對于給定的REF-ADDR[p],電路402 和404的邏輯輸出是相同的。電5各400、 402和404共同形成基于才莫式的 預解碼電^各。
0036基于模式的地址緩沖器406響應于信號SLEEP選擇性地提供 兩組獨立的行地址R-ADDR-S[n]和R_ADDR_F[n]。在本實施例中，對于給 定的刷新地址REF-ADDR [p] ， R_ADDR_S [n]和R —ADDR-F [n]除其時序參數(shù)外 可以邏輯相同。相應地，基于模式的地址緩沖器406優(yōu)選地包括用于驅(qū)動 R-ADDR—F[n]的高速地址緩沖器，和用于驅(qū)動R—ADDR —S [n]的低功率地址緩 沖器。高速地址緩沖器為高速而優(yōu)化，并且低功率地址緩沖器為低功耗而 優(yōu)化。這兩個地址緩沖器的設(shè)計參數(shù)可以相應地與行預解碼電路402和404 的設(shè)計參數(shù)相匹配。圖6中示出基于模式地址緩沖器406的進一步細節(jié)。
0037自刷新電路410的功能類似于圖1中的電路118。當命令控 制器464接收到低功率休眠模式命令時，控制信號SLEEP被產(chǎn)生。SLEEP 控制信號由MUX 400、基于模式的地址緩沖器406、內(nèi)部電源開關(guān)408和 內(nèi)部行地址計數(shù)器412接收。
0038響應于正常模式中的控制信號REFR以及當SLEEP信號激活 時響應于自刷新模式中的振蕩信號OSC—OUT，內(nèi)部行地址計數(shù)器412進行 增長，用來提供刷新地址信號REF—ADDR [p]。因此，信號SLEEP在OSC —OUT 和REFR之間進行選4奪作為產(chǎn)生REF_ADDR [p]的源。
0039內(nèi)部電源開關(guān)408為圖1系統(tǒng)中沒有使用的電路。此電路選 擇性地將電源電壓VDD和VSS與內(nèi)部電源軌(rail )VDDL、VSSL以及VDD_L、 VSS —L解耦合。這些內(nèi)部軌可以沿特定路線連接到DRAM系統(tǒng)中的特定電^各。 當與VDD和VSS解耦合時，連^^妄到VDDL和VSSL的電3各將不再具有到電源 的電流路徑，因此，降低/消除了泄漏電流。此解耦合可以經(jīng)SLEEP發(fā)生 在休眠模式中，或者經(jīng)信號DEEP發(fā)生在深度低功耗模式中。如圖5A所示，預解碼電路402和404由VDDL和VSSL供電，但是休眠模式期間任何不需 要的電路都可以通過連接到VDD-L、 VSS-L以及VDDL、 VSSL而獲益。雖然 內(nèi)部電源開關(guān)408在圖4中被示為集中的電路，但是其可以分布方式實現(xiàn)， 使得內(nèi)部軌和開關(guān)電路對于特定電路來說是局部的。
0040圖5A為示出MUX 400、高速行預解碼電路402和低功率行預解 碼電路404細節(jié)的電3各原理圖。在每一個預解碼電路402和404中包括解碼 邏輯，用于產(chǎn)生一個經(jīng)過預解碼的地址信號。每一個預解碼電3各402和404 將包括多個解碼邏輯門，用于產(chǎn)生一組相應的經(jīng)過預解碼的地址信號，但為 了筒化原理圖，圖5A中只示出一個。
0041低功率行預解碼電路404的解碼邏輯包括具有輸出連接到反相 器502的與非門500 。與非門500接收行地址信號R—ADDR—S[h]和 R-ADDR-S[i]。在本示例中，與非門500和反相器502的晶體管優(yōu)選地具有 高閾值電壓來阻止電流泄漏。結(jié)果，相對于預解碼電路402的高速電路，其 運行較慢。如上所述，存在多種方法來增加晶體管的閾值電壓，任何一種都 可以用在當前公開的實施例中。在此處示出的示例中，內(nèi)部電源開關(guān)408分 布在應用電路塊中，并且呈現(xiàn)為p溝道晶體管504和n溝道晶體管506。 P 溝道晶體管504響應信號DEEP將VDD與內(nèi)部功率線路VDDL解耦合，而n溝 道晶體管506響應DEEP的互補信號(標記為)將VSS與內(nèi)部功率線路 VSSL解耦合。當DRAM系統(tǒng)進入深度低功耗才莫式時，信號DEEP被驅(qū)至邏輯高 電平以關(guān)閉晶體管504和506，從而最大化整個系統(tǒng)上的功率節(jié)約。在深度 低功耗模式期間，存儲在存儲器單元中的數(shù)據(jù)可以丟失，因此不再需要自刷 新存儲器單元。
0042高速行預解碼電路402的解碼邏輯包括輸出連接到反相器510 的與非門508。與非門508接收行地址信號R—ADDR-F[h]和R_ADDR_F[i]。在 本示例中，與非門508和反相器510的晶體管優(yōu)選地具有低閾值電壓(Vt) 來最大化速度。不幸的是，對于具有低Vt的納米尺度晶體管，靜態(tài)電流泄 漏為總功耗的重要部分。預解碼電路402包括分布式內(nèi)部電源開關(guān)電路，該 內(nèi)部電源開關(guān)電路包括分別將VDD和VSS耦合到VDD_L和VSS—L的p溝道晶 體管512和n溝道晶體管514。晶體管512和514的柵極端子分別接收控制 信號SLEEP和其互補信號SLE五Z ,用于在休眠才莫式中將內(nèi)部軌VDD_L和VSS-L 與VDD和VSS解耦合。
0043低功率行預解碼電路404的與非門500和高速行預解碼電路402的與非門508具有相同的電路結(jié)構(gòu)。圖5B僅示出具有公知電路配置的 與非門508，該與非門508具有p溝道晶體管542和544以及n溝道晶體 管546和548。晶體管548的源極連接至晶體管514的漏極，晶體管5U 的柵極接收控制互補信號5X五EP'。行地址信號R—ADDR—F[h]和R-ADDR_F[i] 被饋入晶體管542、 544、 546和548的柵極。與非門輸出信號由晶體管544 和546的耦合漏極提供給反相器510的輸入。VSS-L為位于晶體管548的源 極與晶體管514的漏極之間的節(jié)點A^的電壓電平。與非門508的電路配置 類似于與非門500的電路配置，但其耦合到VDD-L。
0044低功率行預解碼電路404的反相器502和高速行預解碼電路 402的反相器510具有相同的電路結(jié)構(gòu)。圖5C示出反相器510的電路配置。 參見圖5C,反相器510包括與晶體管512串聯(lián)連接的漏極耦合的p溝道晶 體管552和n溝道晶體管554,晶體管512的柵極接收SLEEP。行預解碼 電路402的與非門508的輸出信號被饋入晶體管552和554的柵極。反相 器510的反相輸出信號被提供給MUX 400的晶體管518。 VDD_L為位于晶 體管512的漏極與晶體管552的源極之間的節(jié)點A^的電壓電平。反相器 502的電路配置與反相器510的電路配置相似，但其耦合到VDDL。
0045應該注意到，控制信號SLEEP可以包括SLEEP和DEEP的邏 輯或。因此，當DEEP被驅(qū)至邏輯高電平時，SLEEP被驅(qū)至邏輯高電平，從 而將預解碼電路402和404與電源隔離。
0046所示MUX 400包括簡單的n溝道傳輸晶體管(pass transistor ) 516和518，傳輸晶體管516和518的源/漏輸入端子分別連 接到反相器502和510的輸出。晶體管516的柵極端子接收控制信號SLEEP, 并且晶體管518的柵極端子接收通過反相器520的反相SLEEP信號。本領(lǐng) 域內(nèi)技術(shù)人員應該理解，n溝道傳輸晶體管516和518可以由全CMOS傳輸 門或者p溝道晶體管所代替。此外，圖中僅示出一對晶體管516和518， 但是應該理解，在實際應用中，對于每一對解碼器邏輯門還將存在以同樣 方式配置的一對傳輸晶體管。
0047在休眠模式期間，當SLEEP被驅(qū)至激活的邏輯高電平時，晶 體管512和514被關(guān)閉，以將高速行預解碼電路解碼器邏輯與電源隔離。 由于可以將晶體管512和514構(gòu)建為呈現(xiàn)最小電流泄漏的高閾值電壓設(shè) 備，所以通過此電路的電流泄漏一皮最小化。隨著SLEEP位于邏輯高電平， 晶體管516將被導通，而晶體管518被關(guān)閉。低功率行預解碼電路4(M保持激活并且其輸出傳送到PDR_ADDR[k]。
0048SLEEP被驅(qū)至失效的邏輯低電平來導通晶體管512和514。 在晶體管516被關(guān)閉時，晶體管518被導通。當SLEEP處于失效邏輯低電 平時，如果需要，DEEP可以與Si^^^進行邏輯或，并且^f皮驅(qū)至VDD，用來 將低功率行預解碼電路404的VDDL和VSSL與VDD和VSS解耦合。
0049圖6為圖4所示的基于模式的地址緩沖器406的電路原理圖。 基于模式的地址緩沖器406包括高速地址緩沖器600和低功率地址緩沖器 602， 二者都接收來自行地址計數(shù)器412的刷新地址REF-ADDR[p]并且可才喿 作地鎖存該地址。高速地址緩沖器600可以被設(shè)置成響應控制信號REFR, 來接收并鎖存外部地址信號AO到An，而不是REF-ADDR[p]。盡管圖中未 示出，高速地址緩沖器600可以包括MUX電路，用于傳送AO到An的其中 之一或者REF_ADDR[p]。同樣，基于模式的地址緩沖器406響應另 一命令 信號COMMAND執(zhí)行操作(見圖4)。低功率地址緩沖器602接收SLEEP,用 于在自刷新操作期間鎖存REF—ADDR[p]以及傳送OSC — OUT。高速地址緩沖 器600的輸出被SLEEP和Si^五尸'控制的CMOS傳輸門604耦合到 R_ADDR—F[n]。 R_ADDR—F [n] ^皮n溝道晶體管606耦合到VSS,晶體管606 的柵極與SLEEP連接。類似地，低功率地址緩沖器602的輸出被SLEEP和 "五￡尸*控制的CMOS傳輸門608耦合到R—ADDR-S [n] 。 R_ADDR_S [n]被n溝 道晶體管610耦合到VSS,晶體管610的柵極與^￡￡尸'相連接。
0050在正常操作中，SLEEP處于失效的邏輯^氐電平并且5XEEP'處于 高邏輯電平，用于導通CMOS傳輸門604并且關(guān)閉晶體管606。因此， R-ADDR—F[n]被高速地址緩沖器600驅(qū)動。相反地，CMOS傳輸門608被關(guān) 閉并且晶體管610被導通，用于保持R-ADDR — S[n]處于VSS。
0051在休眠模式中，SLEEP被設(shè)置為激活的高邏輯電平并且MM:y 處于低邏輯電平，用于關(guān)閉CMOS傳輸門604并且導通晶體管606。因此 R-ADDR-F[n]保持在VSS。相反地，CMOS傳輸門608導通并且晶體管610 被關(guān)閉，從而允許低功率地址緩沖器602來驅(qū)動R—ADDR-S [n]。
0052高速地址緩沖器600可以被配置為包括具有內(nèi)部VDD—L和 VSS_L線路的分布式內(nèi)部電源開關(guān)，VDD_L和VSS_L線3各可以被從VDD和 VSS解耦合，用于在休眠模式中不使用電路時降低功耗。此外，低功率地 址緩沖器6 02可以包括具有VDDL和VSSL軌的分布式內(nèi)部電源開關(guān)電路。
0Q53在圖6的當前所示的例子中,當R-ADDR—F[n]和R-ADDR—S[n]與其各自的緩沖電路斷開連接時，其被驅(qū)至VSS。可^辦換地，R-ADDR — F[n] 和R_ADDR_S [n]可以被驅(qū)至VDD,或者簡單地任其浮動(float )。R_ADDR_F [n 和R—ADDR-S[n]被驅(qū)至VSS或VDD的優(yōu)勢將稍后闡明。
0054參照圖7所示的時序/序列圖，以下是^"圖4以及圖5A、 5B、 5C和圖6所示的DRAM系統(tǒng)的操作的描述。圖7的示意圖示出下述信號蹤 跡時鐘信號CLK、時鐘使能信號CKE、外部刷新命令REFRESH、控制信號 SLEEP、振蕩信號0SC-0UT、慢速行地址R —ADDR —S[n]、快速行地址 R一ADDR-F [n]和用在高速行預解碼電路402中的內(nèi)部軌VDD_L和VSS —L。
0055包括讀/寫和自動刷新的正常操作發(fā)生在時間段tl中。由于 控制信號SLEEP被保持在失效的VSS電平，所以0SC-0UT被保持在失效的 VSS電平。當SLEEP處于失效的電平時，高速地址緩沖器600提供高頻 R-ADDR-F[n]信號給高速行預解碼電路402，高速行預解碼電路402隨后產(chǎn) 生由MUX 400傳遞的經(jīng)過預解碼的行地址。在此時間段中，R-ADDR_S[n] 被保持在VSS。由于高速行預解碼電路402被完全激活，VDD_L和VSS-L 被分別耦合到VDD和VSS。
0056接近時間段tl結(jié)束時，CKE下降到VSS，并且在時間段t2 的開始處接收有效的刷新命令REFRESH COMMAND。在此條件下，SLEEP #皮 驅(qū)至VDD的激活邏輯高電平，用于啟動休眠模式。隨著SLEEP處于VDD的 激活電平，0SC-0UT將以寬松的頻率振蕩，用于觸發(fā)行地址計數(shù)器412以 提供同步于0SC-0UT的新的刷新地址REF-ADDR[p]。低功率地址緩沖器602 將鎖存REF-A腿[p]并且以0SC-0UT頻率驅(qū)動R一ADDR一S [n] 。 MUX 400將僅 傳送由低功率行預解碼電路4 04提供的經(jīng)過預解碼的行地址，同時高速行 預解碼電路402中的VDD-L和VSS—L分別/人VDD和VSS斷開。如圖7所示， VDD_L緩慢放電并且VSS—L緩慢充電，在休眠模式結(jié)束時，VDD —L的最終 的偏置電壓A^由下式給出
0057AVL1 = VTP。 - VTP1 + (S/lnlO) [ln(WP1/WP )] (1) 其中，
v，為晶體管512的閾值電壓；
VTP,為反相器510的p溝道晶體管552的閾值電壓； Wp。為晶體管512的溝道寬度； Wn為晶體管552的溝道寬度；并且 s為亞閾值擺幅。0058類似地，在休眠模式結(jié)束時，VSS-L的最終的偏置電壓AP^由
下式給出
0059AVL2 = IF，。i - IV頂I + (S/lnlO) [ln(WN1/W] (2)
其中，
。為晶體管514的閾值電壓；
Vn，為與非門508的n溝道晶體管548的閣值電壓；
fc為晶體管514的溝道寬度；
l為晶體管548的溝道寬度；并且
s為亞閾值擺幅。 '0060但是，由于VDD—L和VSS—L都沒有連接到VDD和VSS電源，所 以電流泄漏纟皮最小化。
0061自刷新t2將持續(xù)，直到CKE在時間段t3的開始時上升到VDD。 SLEEP被驅(qū)至失效的VSS電平，并且OSC—OUT下降到失效的VSS電平。隨 著SLEEP處于失效的VSS電平，低功率地址緩沖器602被禁止，并且高速 地址緩沖器被啟用以驅(qū)動R—ADDR-F [n]用于所啟用的高速行預解碼電路 402。如圖7所示，在內(nèi)部電源開關(guān)重新將內(nèi)部VDD—L和VSS-L線路連接 到VDD和VSS后，內(nèi)部VDD_L和VSS—L線^各將恢復到VDD和VSS。
0062如上所述，具有兩組獨立的行地址，即R — ADDR—F[n]和 R_ADDR_S[n],存在一個優(yōu)點。根據(jù)本發(fā)明的實施例，R-ADDR — F [n]的信號 傳送線路可以和R-ADDR-S[n]的信號傳送線路相交替，用來提供噪聲屏蔽 并降低串擾。這種類型的屏蔽有益于高頻信號傳輸，諸如行地址 R_ADDR-F[n]?，F(xiàn)有技術(shù)中公知的，通過將信號線與VDD或VSS線路相鄰 布置，可以將信號線屏蔽。根據(jù)這些實施例，信號線可以垂直或水平交替。0063圖8示出R—ADDR—F[n]和R — ADDR—S[n]信號線的水平交替布
局。這些線路典型地由金屬形成，并且位于半導體設(shè)備的同一金屬層上。 如圖8所示，R_ADDR_F[n]的每一條線路和R_ADDR_S[n]的每一條線路相交 替。在圖8中，示出額外的R_ADDR_S[j]。注意到變量j是大于或者等于 O的整數(shù)值。參見圖6,在正常模式中，R-ADDR-S[n]的所有單個信號線都 被驅(qū)至VDD,因此屏蔽了每一個R—ADDR—F[n]信號線。
0064圖9示出R-ADDR-F[n]和R—ADDR-S[n]信號線的垂直交替布 局。例子(a)示出相對彼此垂直層疊的兩層金屬線，其中頂層線路傳送 R_ADDR_S [n]地址信號，并且底層線路傳送R —ADDR_F [n]地址信號。例子(b )示出的配置包括相對彼此垂直層疊的三層金屬線路。頂層和底層線路傳送
R_ADDR—S[n]地址信號，并且中間線路傳送R—ADDR—F [n]地址信號。例子 (a)和(b)中的每一金屬線路都由不同的金屬層形成。垂直地址線路交 替配置可與水平交替相結(jié)合。
0065總之，通過在系統(tǒng)中應用與高速邏輯電路完全相同的低功率 形式，可以實現(xiàn)顯著節(jié)能。對于DRAM系統(tǒng)，通過低功率地址緩沖器和低 功率行預解碼電路來實現(xiàn)本發(fā)明。前述本發(fā)明的實施例不應該限制于添加 與高速邏輯電路并行的低功率邏輯電路。例如，除了低功率邏輯電路外， 系統(tǒng)可以包括為平衡功耗和速度而優(yōu)化的第三邏輯電路。在實施例中，為 了筒化，部件、設(shè)備和電路按圖中所示互相連接。在本發(fā)明的實際應用中， 設(shè)備、部件和電路可以互相直接相連或者耦合，或者可以通過其他設(shè)備、 部件、電路彼此間接相連或者耦合。
0066本發(fā)明可以一皮應用到地址解碼的任一等級，并且諸如VPP或 者VBB的其它電源可以受到控制。
0067上述的本發(fā)明的實施例僅用于示例。對于本領(lǐng)域技術(shù)人員， 在不脫離由所附的權(quán)利要求單獨限定的本發(fā)明范圍的前提下，可以實現(xiàn)特 定實施例的各種替換、修改和變更。
權(quán)利要求
1、一種用于動態(tài)隨機存取存儲器的基于模式的邏輯電路，包括第一電路，用于在第一操作模式中響應第一輸入信號的預定邏輯狀態(tài)，從而產(chǎn)生第一信號；和第二電路，所述第二電路與所述第一電路在邏輯上相同，用于在第二操作模式中響應第二輸入信號的預定邏輯狀態(tài)，從而產(chǎn)生第二信號。
2、 權(quán)利要求1的基于模式的邏輯電路，其中所述第二電路包括晶體 管，所述晶體管的閣值電壓高于所述第一電路的晶體管的闊值電壓。
3、 權(quán)利要求1的基于模式的邏輯電路，其中所述第一電路包括電源 開關(guān)電路，用于在所述第二操作模式中選擇性地將所述第一電路的晶體管 從VDD或者VSS斷開。
4、 權(quán)利要求1的基于模式的邏輯電路，其中所述第二電路包括電源 開關(guān)電路，用于在深度低功耗模式中選擇性地將所述第 一 電路的晶體管與 VDD和VSS斷開。
5、 權(quán)利要求1的基于模式的邏輯電路，還包括選擇器電路，用于接 收所述第一信號和所述第二信號，所述選擇器電路在所述第一操作模式中 傳送所述第一信號，并且在所述第二操作模式中傳送所述第二信號。
6、 權(quán)利要求1的基于模式的邏輯電路，還包括至少兩個第一信號線， 用于提供所述第一輸入信號，和至少兩個第二信號線，用于提供所述第二 輸入信號，所述第一信號線和所述第二信號線互相交替。
7、 權(quán)利要求6的基于模式的邏輯電路，還包括與所述至少兩個第一 信號線耦合的第一驅(qū)動電路，和與所述至少兩個第二信號線耦合的第二驅(qū) 動電路，在所述第一操作模式中，所述第二驅(qū)動電路驅(qū)動所述至少兩個第 二信號線到VDD和VSS中的一個。
8、 一種具有自刷新操作的動態(tài)隨機存取存儲器(DRAM),包括 預解碼電路，用于在正常操作中響應邏輯行地址，從而提供經(jīng)過預解碼的地址；低功率預解碼電路，用于在所述自刷新^操作中響應所述邏輯行地址， 從而提供所述經(jīng)過預解碼的地址；和行解碼器，用于接收所述經(jīng)過預解碼的地址，并且驅(qū)動至少一個對應 于所述經(jīng)過預解碼的地址的字線。
9、 權(quán)利要求8的DRAM，還包括電源開關(guān)電路，用于在所述自刷新操 作中選擇性地將所述預解碼電路從VDD或者VSS解耦合。
10、 權(quán)利要求8的DRAM，還包括多路轉(zhuǎn)接器電路，用于在所述正常操 作中傳送來自所述預解碼電^^的所述經(jīng)過預解碼的地址，并且用于在所述 自刷新操作中傳送來自所述低功率預解碼電路的所述經(jīng)過預解碼的地址。
11、 權(quán)利要求8的DRAM，其中，所述低功率預解碼電路包括晶體管， 所述晶體管的閾值電壓高于所述預解碼電路的晶體管的閾值電壓。
12、 權(quán)利要求8的DRAM,其中，所述低功率預解碼電路和所述預解碼 電路具有相同的邏輯電路配置。
13、 權(quán)利要求8的DRAM,還包括第一地址總線，用于提供第一行地址到所述預解碼電路，和 第二地址總線，用于提供第二行地址到所述低功率預解碼電路。
14、 權(quán)利要求13的DRAM,其中，所述第一地址總線的信號線和所述 第二地址總線的信號線是交替的。
15、 權(quán)利要求14的DRAM,還包括高速地址緩沖器，用于在所述正常操作中驅(qū)動所述第一地址總線，和 低功率地址緩沖器，用于在所述自刷新操作中驅(qū)動所述第二地址總線，所述低功率地址緩沖器在所述正常操作中驅(qū)動所述第二地址總線到VDD和VSS中的一個。
16、 一種在自刷新操作中操作動態(tài)隨機存取存儲器(DMM)的方法， 所述方法包括a) 禁止高速預解碼電路；b) 啟用低功率預解碼電路，所述低功率預解碼電路與所述高速預解 碼電路邏輯相同；和c) 為所述低功率預解碼電路提供刷新地址。
17、 權(quán)利要求16的方法，還包括將所述高速預解碼電路從VDD或者 VSS解耦合的步驟。
18、 權(quán)利要求16的方法，還包括選擇性地提供來自所述低功率預解 碼電路的經(jīng)過預解碼的4亍地址。
19、 權(quán)利要求16的方法，其中所述提供所述刷新地址的步驟包括啟用低功率地址緩沖器來鎖存由行地址計數(shù)器提供的所述刷新地址，并且禁止高速地址緩沖器。
20、權(quán)利要求16的方法，其中，所述高速地址緩沖器與VDD和VSS 解耦合。
全文摘要
動態(tài)隨機存取存儲器具有邏輯相同的電路，來提供相同的邏輯控制信號。每一組控制信號可以具有不同的電參數(shù)。一個電路可以為高速運行而優(yōu)化，同時另一個電路可以為低功耗而優(yōu)化。邏輯相同的電路可以包括字線地址預解碼電路，其中，在正常操作模式中啟用高速預解碼電路，并且啟用較低速低功耗預解碼電路以用于自刷新操作。在自刷新操作期間，高速電路可以從電源解耦合以最小化其電流泄漏。
文檔編號G11C11/4093GK101317232SQ200680044743
公開日2008年12月3日 申請日期2006年11月30日 優(yōu)先權(quán)日2005年11月30日
發(fā)明者吳學俊 申請人:莫塞德技術(shù)公司