專利名稱：用于在半導(dǎo)體存儲裝置中輸出數(shù)據(jù)的電路與方法
技術(shù)領(lǐng)域：
這里公開的本發(fā)明涉及半導(dǎo)體存儲裝置，且更具體地涉及一種數(shù)據(jù)輸出電路及方法，所述一種數(shù)據(jù)輸出電路及方法用以在最新輸出數(shù)據(jù)的電壓電平轉(zhuǎn)變時增強半導(dǎo)體存儲裝置的驅(qū)動能力。
背景技術(shù)：
同步動態(tài)RAM(SDRAM)的數(shù)據(jù)輸入/輸出操作通常與時鐘信號的上升沿同步進行。然而，在雙倍數(shù)據(jù)速率SDRAM(DDR SDRAM)中，輸入/輸出操作與時鐘信號的下降沿以及上升沿同步進行，因此數(shù)據(jù)輸入/輸出操作的速度為典型的SDRAM的兩倍。因此，高頻率半導(dǎo)體存儲裝置如DDRSDRAM被配置為在數(shù)據(jù)輸出操作期間，產(chǎn)生在從延遲鎖定環(huán)(DLL)電路輸出的時鐘信號的上升沿使能的時鐘(以下稱為上升時鐘)，以及在該DLL電路的時鐘信號的下降沿使能的時鐘(以下稱為下降時鐘)。然后，當(dāng)儲存數(shù)據(jù)(以下稱為上升數(shù)據(jù))在上升時鐘被激勵時輸出到流水線寄存器(pipe register)以及數(shù)據(jù)(以下稱為下降數(shù)據(jù))在下降時鐘被激勵時輸出到流水線寄存器之后，所述數(shù)據(jù)順次從流水線寄存器輸出，以完成高頻率數(shù)據(jù)輸出操作。
隨后將參照圖1及圖2來描述一常規(guī)數(shù)據(jù)輸出電路。
圖1為一常規(guī)半導(dǎo)體存儲裝置中的常規(guī)數(shù)據(jù)輸出電路的結(jié)構(gòu)框圖，所述電路輸出四位數(shù)據(jù)。
如圖1所示的數(shù)據(jù)輸出電路由以下部件組成流水線寄存器10，一次儲存四位數(shù)據(jù)DATA<0:3>，并響應(yīng)于四流水線輸出控制信號POUT<0:3>而交替地輸出上升數(shù)據(jù)及下降數(shù)據(jù)RDATA及FDATA；預(yù)驅(qū)動器20，響應(yīng)于輸出使能信號OE的狀態(tài)，根據(jù)在上升時鐘RCLK的有效周期(active period)內(nèi)驅(qū)動上升數(shù)據(jù)RDATA以及在下降時鐘FCLK的有效周期內(nèi)驅(qū)動下降數(shù)據(jù)FDATA而產(chǎn)生上拉信號及下拉信號PLLUP及PLLDN；以及主驅(qū)動器30，響應(yīng)于上拉信號及下拉信號PLLUP及PLLDN而產(chǎn)生最新輸出數(shù)據(jù)ODATA。
流水線寄存器10同時儲存四個輸入數(shù)據(jù)位DATA<0:3>。在儲存數(shù)據(jù)后，當(dāng)流水線輸出控制信號POUT<0>被激勵時，從流水線寄存器10輸出上升數(shù)據(jù)位RDATA<0>。當(dāng)流水線輸出信號POUT<1>被激勵時，從流水線寄存器10輸出下降數(shù)據(jù)位FDATA<0>。當(dāng)流水線輸出控制信號POUT<2>被激勵時，從流水線寄存器10輸出上升數(shù)據(jù)位RDATA<1>。當(dāng)流水線輸出信號POUT<3>被激勵時，從流水線寄存器10輸出下降數(shù)據(jù)位FDATA<1>。
預(yù)驅(qū)動器20僅在輸出使能信號OE的有效周期中驅(qū)動上升數(shù)據(jù)及下降數(shù)據(jù)RDATA及FDATA。當(dāng)輸出使能信號OE未被激勵時，從預(yù)驅(qū)動器20輸出的上拉信號及下拉信號PLLUP及PLLDN分別固定到高電平及低電平，而不受上升數(shù)據(jù)及下降數(shù)據(jù)RDATA及FDATA的影響。但是，當(dāng)輸出使能信號OE被激勵時，預(yù)驅(qū)動器20分別在上升時鐘及下降時鐘RCLK及FCLK的有效周期驅(qū)動上升數(shù)據(jù)及下降數(shù)據(jù)RDATA及FDATA。當(dāng)這種情形發(fā)生時，從上升時鐘RCLK產(chǎn)生流水線輸出控制信號POUT<0>及POUT<2>，同時從下降時鐘FCLK產(chǎn)生流水線輸出控制信號POUT<1>及POUT<3>。因此，當(dāng)上升時鐘及下降時鐘RCLK及FCLK被激勵時，順次驅(qū)動上升數(shù)據(jù)位RDATA<0>、RDATA<1>、RDATA<2>以及RDATA<3>。當(dāng)這種情形發(fā)生時，從預(yù)驅(qū)動器20輸出的上拉信號及下拉信號PLLUP及PLLDN處于相同的邏輯值。
從主驅(qū)動器30所產(chǎn)生的最新輸出數(shù)據(jù)ODATA的電壓電平由上拉信號及下拉信號PLLUP及PLLDN的電壓電平所確定。但是，如果高電平上拉信號PLLUP及低電平下拉信號PLLDN在輸出使能信號OE未被激勵時施加到主驅(qū)動器30，則最新輸出數(shù)據(jù)ODATA的電壓電平處于浮動狀態(tài)，且因此被認(rèn)為是對數(shù)據(jù)無效。
圖2為圖示圖1所示的數(shù)據(jù)輸出電路的操作的時序圖。
從圖2可見，流水線控制信號POUT<0:3>響應(yīng)于上升時鐘及下降時鐘RCLK及FCLK而被順次激勵，所述上升時鐘及下降時鐘RCLK及FCLK從DLL時鐘DLL_CLK所產(chǎn)生。響應(yīng)于流水線控制信號POUT<0:3>的順次激勵，四位輸入數(shù)據(jù)DATA<0:3>分別生成為上升數(shù)據(jù)位RDATA<0>、下降數(shù)據(jù)位FDATA<0>、上升數(shù)據(jù)位RDATA<1>以及下降數(shù)據(jù)位FDATA<1>。隨后，如輸出使能信號OE被激勵，則根據(jù)上升數(shù)據(jù)位RDATA<0>、下降數(shù)據(jù)位FDATA<0>、上升數(shù)據(jù)位RDATA<1>以及下降數(shù)據(jù)位FDATA<1>，以預(yù)定電平產(chǎn)生上拉信號及下拉信號PLLUP及PLLDN。所述上拉信號及下拉信號PLLUP及PLLDN限定最新輸出數(shù)據(jù)ODATA的邏輯值。
然而，在以上述模式操作的數(shù)據(jù)輸出電路中，需要時間來改變最新輸出數(shù)據(jù)ODATA的值，即，變換最新輸出數(shù)據(jù)ODATA的電壓電平。該時間需求是由數(shù)據(jù)輸出電路的內(nèi)部阻抗所造成的。當(dāng)數(shù)據(jù)輸出電路以高頻率操作時，其亦必須以高頻率變換最新輸出數(shù)據(jù)ODATA的電平。然而，因為阻抗為常數(shù)，最新輸出數(shù)據(jù)ODATA難以達到其正確目標(biāo)電平。

發(fā)明內(nèi)容
本發(fā)明的實施例提供了一種用于在半導(dǎo)體存儲裝置中輸出數(shù)據(jù)的電路及方法，其具有輔助數(shù)據(jù)輸出驅(qū)動器，能夠以較快的時間達到最新輸出數(shù)據(jù)位的目標(biāo)電平。
本發(fā)明的一個實施例提供了一種半導(dǎo)體存儲裝置的數(shù)據(jù)輸出電路，所述數(shù)據(jù)輸出電路包括預(yù)驅(qū)動器，配置為根據(jù)輸出使能信號的狀態(tài)，通過在上升時鐘及下降時鐘的有效周期中驅(qū)動上升數(shù)據(jù)及下降數(shù)據(jù)而分別產(chǎn)生上拉信號及下拉信號；主驅(qū)動器，配置為根據(jù)上拉信號及下拉信號而產(chǎn)生最新輸出數(shù)據(jù)，從而將最新輸出數(shù)據(jù)輸出到公共節(jié)點；輔助預(yù)驅(qū)動器，配置為根據(jù)上升數(shù)據(jù)、下降數(shù)據(jù)、上升時鐘、下降時鐘及管輸出控制信號的輸入而產(chǎn)生輔助驅(qū)動信號，當(dāng)上升數(shù)據(jù)與下降數(shù)據(jù)不同時，輔助驅(qū)動信號被激勵；以及輔助主驅(qū)動器，配置為根據(jù)輔助驅(qū)動信號的狀態(tài)、通過上拉信號及下拉信號而產(chǎn)生輔助最新輸出數(shù)據(jù)，從而將輔助最新輸出數(shù)據(jù)輸出到公共節(jié)點。
本發(fā)明的另一實施例提供了一種半導(dǎo)體存儲裝置的數(shù)據(jù)輸出電路，所述數(shù)據(jù)輸出電路包括通過確定主驅(qū)動器的最新輸出數(shù)據(jù)的電平轉(zhuǎn)變而產(chǎn)生輔助驅(qū)動信號；以及根據(jù)輔助驅(qū)動信號的狀態(tài)而產(chǎn)生并輸出輔助最新輸出數(shù)據(jù)；其中輔助最新輸出數(shù)據(jù)的邏輯值與最新輸出數(shù)據(jù)的邏輯值相同。
參考說明書的剩余部分以及附圖將實現(xiàn)對這里的本發(fā)明的特征和有點的進一步理解。


將參考以下附圖來描述本發(fā)明的非限制性和非窮盡性的實施例，除非特別指明，在各個附圖中相似的標(biāo)號指示相似的部件。
圖1為示出常規(guī)半導(dǎo)體存儲器件中的常規(guī)數(shù)據(jù)輸出電路的結(jié)構(gòu)的框圖；圖2為圖示圖1中所示的數(shù)據(jù)輸出電路的操作的時序圖；圖3為示出根據(jù)本發(fā)明的一個實施例的用于半導(dǎo)體存儲器件的數(shù)據(jù)輸出電路的結(jié)構(gòu)特征的框圖；圖4為圖示圖3中所示的預(yù)驅(qū)動器的詳細結(jié)構(gòu)的電路示圖；圖5為圖示圖3中所示的主驅(qū)動器的詳細結(jié)構(gòu)的電路示圖；圖6為圖示圖3中所示的輔助預(yù)驅(qū)動器的詳細結(jié)構(gòu)的電路示圖；以及圖7為圖示圖3中所示的輔助主驅(qū)動器的詳細結(jié)構(gòu)的電路示圖。
具體實施例方式
以下將參照附圖來詳細描述本發(fā)明的優(yōu)選實施例。然而，本發(fā)明可以以不同形式實施，且不應(yīng)被認(rèn)為是限于在此所述的實施例。更確切地說，對本領(lǐng)域技術(shù)人員來說，提供這些實施例以便使本公開詳盡和完整，且這些實施例將完全覆蓋本發(fā)明的范圍。在整個附圖中相似的標(biāo)號指示相似的部件。
圖3為示出根據(jù)本發(fā)明的一個實施例的用于半導(dǎo)體存儲裝置的數(shù)據(jù)輸出電路的結(jié)構(gòu)特征的框圖，示例性地圖示了四數(shù)據(jù)位的情況。但是，根據(jù)本發(fā)明的數(shù)據(jù)輸出電路并不限于此處所描述或圖示的待輸出數(shù)據(jù)位的數(shù)目。
圖3中所示的數(shù)據(jù)輸出電路包括流水線寄存器10、預(yù)驅(qū)動器20、主驅(qū)動器30、輔助預(yù)驅(qū)動器40以及輔助主驅(qū)動器50。流水線寄存器10一次儲存四數(shù)據(jù)位DATA<0:3>，并響應(yīng)于四位流水線輸出控制信號POUT<0:3>而交替地輸出上升數(shù)據(jù)及下降數(shù)據(jù)RDATA及FDATA。也就是說，流水線寄存器10同時儲存四輸入數(shù)據(jù)位DATA<0:3>。在儲存數(shù)據(jù)后，當(dāng)流水線輸出控制信號POUT<0>被激勵時，從流水線寄存器10輸出上升數(shù)據(jù)位RDATA<0>。當(dāng)流水線輸出信號POUT<1>被激勵時，從流水線寄存器10輸出下降數(shù)據(jù)位FDATA<0>。當(dāng)流水線輸出控制信號POUT<2>被激勵時，從流水線寄存器10輸出上升數(shù)據(jù)位RDATA<1>。當(dāng)流水線輸出信號POUT<3>被激勵時，從流水線寄存器10輸出下降數(shù)據(jù)位FDATA<1>。
響應(yīng)于輸出使能信號OE的狀態(tài)，預(yù)驅(qū)動器20根據(jù)在上升時鐘RCLK的有效周期內(nèi)驅(qū)動上升數(shù)據(jù)RDATA及在下降時鐘FCLK的有效周期內(nèi)驅(qū)動下降數(shù)據(jù)FDATA來產(chǎn)生上拉信號及下拉信號PLLUP及PLLDN。也就是說，預(yù)驅(qū)動器20僅在輸出使能信號OE的有效周期中驅(qū)動上升數(shù)據(jù)及下降數(shù)據(jù)RDATA及FDATA。當(dāng)輸出使能信號OE未被激勵時，從預(yù)驅(qū)動器20輸出的上拉信號及下拉信號PLLUP及PLLDN分別固定到高電平及低電平，而不受上升數(shù)據(jù)及下降數(shù)據(jù)RDATA及FDATA的影響。但是，當(dāng)輸出使能信號OE被激勵時，預(yù)驅(qū)動器20分別在上升時鐘及下降時鐘RCLK及FCLK的有效周期驅(qū)動上升數(shù)據(jù)及下降數(shù)據(jù)RDATA及FDATA。此時，從上升時鐘RCLK產(chǎn)生流水線輸出控制信號POUT<0>及POUT<2>，同時從下降時鐘FCLK產(chǎn)生流水線輸出控制信號POUT<1>及POUT<3>。因此，當(dāng)上升時鐘及下降時鐘RCLK及FCLK被激勵時，上升數(shù)據(jù)位RDATA<0>、RDATA<1>、RDATA<2>以及RDATA<3>被順次驅(qū)動。當(dāng)這種情形發(fā)生時，從預(yù)驅(qū)動器20輸出的上拉信號及下拉信號PLLUP及PLLDN處于相同的邏輯值。
根據(jù)上拉信號及下拉信號PLLUP及PLLDN的輸入，主驅(qū)動器30產(chǎn)生最新輸出數(shù)據(jù)ODATA，并將最新輸出數(shù)據(jù)ODATA輸出到公共節(jié)點Ncmn。也就是說，從主驅(qū)動器30產(chǎn)生的最新輸出數(shù)據(jù)ODATA的電壓電平由上拉信號及下拉信號PLLUP及PLLDN的電壓電平所確定。但是，如果高電平上拉信號PLLUP及低電平下拉信號PLLDN在輸出使能信號OE未被激勵時施加到主驅(qū)動器30，則最新輸出數(shù)據(jù)ODATA的電壓電平處于浮動狀態(tài)，且因此被認(rèn)為是對數(shù)據(jù)無效。
響應(yīng)于上升數(shù)據(jù)RDATA、下降數(shù)據(jù)FDATA、上升時鐘RCLK、下降時鐘FCLK及四流水線輸出控制信號POUT<0:3>，輔助預(yù)驅(qū)動器40產(chǎn)生輔助驅(qū)動信號ASDRV，當(dāng)上升數(shù)據(jù)RDATA與下降數(shù)據(jù)FDATA的邏輯值不同時，所述輔助驅(qū)動信號ASDRV被激勵。這里，上升數(shù)據(jù)RDATA與下降數(shù)據(jù)FDATA的邏輯值不同表示最新輸出數(shù)據(jù)ODATA的變化。這是因為上升數(shù)據(jù)及下降數(shù)據(jù)RDATA及FDATA交替輸入到預(yù)驅(qū)動器20。當(dāng)上升數(shù)據(jù)RDATA與下降數(shù)據(jù)FDATA的邏輯值不同時，輔助預(yù)驅(qū)動器40激勵輔助驅(qū)動信號ASDRV。
響應(yīng)于輔助驅(qū)動信號ASDRV的狀態(tài)，根據(jù)上拉信號及下拉信號PLLUP及PLLDN的輸入，輔助主驅(qū)動器50產(chǎn)生輔助最新輸出數(shù)據(jù)AODATA并將輔助最新輸出數(shù)據(jù)AODATA輸出到公共節(jié)點Ncmn。也就是說，輔助主驅(qū)動器50根據(jù)上拉信號及下拉信號PLLUP及PLLDN而產(chǎn)生輔助最新輸出數(shù)據(jù)AODATA。當(dāng)輔助驅(qū)動信號ASDRV有效時，輔助最新輸出數(shù)據(jù)AODATA具有與來自主驅(qū)動器30的最新輸出數(shù)據(jù)ODATA相同的邏輯值。因此，數(shù)據(jù)輸出的基本電壓電平由輔助最新輸出數(shù)據(jù)AODATA與最后輸出數(shù)據(jù)ODATA一起確定，且因此比常規(guī)技術(shù)更快地達到對應(yīng)于目標(biāo)值的電壓電平。此外，當(dāng)輔助驅(qū)動信號ASDRV未被驅(qū)動時，輔助最新輸出數(shù)據(jù)AODATA的電壓電平處于浮動狀態(tài)，且因此被認(rèn)為是對數(shù)據(jù)無效。
圖4為圖3中所示的預(yù)驅(qū)動器20的詳細結(jié)構(gòu)的電路示圖。
預(yù)驅(qū)動器20包括輸出使能信號輸入部210、第一切換部220、第二切換部230、上拉信號產(chǎn)生部240、第三切換部250、第四切換部260以及下拉信號產(chǎn)生部270。輸出使能信號輸入部210根據(jù)輸出使能信號OE確定預(yù)驅(qū)動器20的操作的開始。第一切換部220響應(yīng)于上升時鐘RCLK而將升數(shù)據(jù)RDATA傳遞到節(jié)點N1。第二切換部230響應(yīng)于下降時鐘FCLK而將下降數(shù)據(jù)FDATA傳遞到節(jié)點N1。上拉信號產(chǎn)生部240通過驅(qū)動傳遞到節(jié)點N1的信號而產(chǎn)生上拉信號PLLUP。第三切換部250響應(yīng)于上升時鐘RCLK而將上升數(shù)據(jù)RDATA傳遞到節(jié)點N2。第四切換部260響應(yīng)于下降時鐘FCLK而將下降數(shù)據(jù)FDATA傳遞到節(jié)點N2。下拉信號產(chǎn)生部270通過驅(qū)動傳遞到節(jié)點N2的信號而產(chǎn)生下拉信號PLLDN。
輸出使能信號輸入部210包括第一反相器212，邏輯地反相輸出使能信號OE；第一晶體管214，其柵端子接收第一反相器212的輸出信號，其漏端子連接至節(jié)點N1，且其源端子被供應(yīng)地電壓VSS；以及第二晶體管216，其柵端子接收第一反相器212的輸出信號，其源端子提供有第一驅(qū)動電壓Vdrv_1，且其漏端子連接至節(jié)點N2。
提供第一驅(qū)動電壓Vdrv_1以限定用于上拉信號及下拉信號PLLUP及PLLDN的高電平的電壓，該上拉信號及下拉信號PLLUP及PLLDN的高電平的電壓可由外部電源電壓來建立，但不限于此。
第一切換部220由以下部件組成第二反相器222，邏輯地反相上升時鐘RCLK；第一通行門(pass gate)224，經(jīng)由其柵端子接收上升時鐘RCLK及第二反相器222的輸出信號，并且當(dāng)上升時鐘RCLK為高電平時使上升數(shù)據(jù)RDATA通過；以及第三反相器226，邏輯地反相第一通行門224的輸出信號并將反相的信號傳遞到節(jié)點N1。
類似地，第二切換部230包括第四反相器232，邏輯地反相下降時鐘FCLK；第二通行門234，經(jīng)由其柵端子接收下降時鐘FCLK及第四反相器232的輸出信號，并且當(dāng)下降時鐘FCLK為高電平時使下降數(shù)據(jù)FDATA通過；以及第五反相器236，邏輯地反相第二通行門234的輸出信號并將反相的信號傳遞到節(jié)點N1。
上拉信號產(chǎn)生部240包括奇數(shù)個反相器，以便邏輯地反相并驅(qū)動傳遞到節(jié)點N1的信號。
第三切換部250包括第六反相器252，邏輯地反相上升時鐘RCLK；第三通行門254，經(jīng)由其柵端子接收上升時鐘RCLK及第六反相器252的輸出信號，并且當(dāng)上升時鐘RCLK為高電平時使上升數(shù)據(jù)RDATA通過；以及第七反相器256，邏輯地反相第三通行門254的輸出信號并將反相的信號傳遞到節(jié)點N2。
類似地，第四切換部260包括第八反相器262，邏輯地反相下降時鐘FCLK；第四通行門264，經(jīng)由其柵端子接收下降時鐘FCLK及第八反相器262的輸出信號，并且當(dāng)下降時鐘FCLK為高電平時使下降數(shù)據(jù)FDATA通過；以及第九反相器266，邏輯地反相第四通行門264的輸出信號并將反相的信號傳遞到節(jié)點N2。
下拉信號產(chǎn)生部270包括奇數(shù)個反相器，以便邏輯地反相并驅(qū)動傳遞到節(jié)點N2的信號。
如果輸出使能信號OE未被激勵，則輸出使能信號輸入部210的第一及第二晶體管214及216接通。隨后，節(jié)點N1的電壓電平變?yōu)榈仉妷篤SS的電平，同時節(jié)點N2的電壓電平變?yōu)榈谝或?qū)動電壓Vdrv_1的電平。因此，上拉信號PLLUP被設(shè)置為高電平，而下拉信號PLLDN被設(shè)置為低電平。
相反地，如果輸出使能信號OE被激勵，則第一及第二晶體管214及216關(guān)斷，使得節(jié)點N1及N2的電壓電平由第一至第四切換部220、230、250及260的輸出信號確定。
在上升時鐘RCLK的高電平周期中，第一及第三切換部220及250的第一及第三通行門224及254接通，以利用第三及第七反相器226及256邏輯地反相上升數(shù)據(jù)RDATA。反相的上升數(shù)據(jù)被傳遞到節(jié)點N1及N2。隨后，傳遞到節(jié)點N1及N2的信號各自通過上拉信號產(chǎn)生部及下拉信號產(chǎn)生部240及270邏輯地反相并驅(qū)動，并分別產(chǎn)生上拉信號及下拉信號PLLUP及PLLDN。
相反地，在上升時鐘RCLK為低電平且下降時鐘FCLK為高電平的周期中，第二及第四切換部230及260的第二及第四通行門234及264接通，以利用第五及第九反相器236及266邏輯地反相下降數(shù)據(jù)FDATA。反相的下降數(shù)據(jù)每個被傳遞到節(jié)點N1及N2。隨后，傳遞到節(jié)點N1及N2的信號各自通過上拉信號產(chǎn)生部及下拉信號產(chǎn)生部240及270邏輯地反相并驅(qū)動，并分別產(chǎn)生上拉信號及下拉信號PLLUP及PLLDN。。
圖5為圖示圖3中所示的主驅(qū)動器30的詳細結(jié)構(gòu)的電路示圖。
如圖5所示，主驅(qū)動器30由以下部件組成第三晶體管302，其柵端子與上拉信號PLLUP耦合，其源節(jié)點被供應(yīng)第二驅(qū)動電壓Vdrv_2，且其漏端子連接到輸出節(jié)點Nout；以及第四晶體管304，其柵端子與下拉信號PLLDN耦合，其源節(jié)點被供應(yīng)地端電壓VSS，且其漏端子連接到輸出節(jié)點Nout。
提供第二驅(qū)動電壓Vdrv_2以限定用于通過輸出節(jié)點Nout所產(chǎn)生的最新輸出數(shù)據(jù)ODATA的高電平電壓。第二驅(qū)動電壓Vdrv_2可由外部電源電壓來實施，但不限于此。
當(dāng)上拉信號PLLUP為高電平且下拉信號PLLDN為低電平時，即，當(dāng)輸出到預(yù)驅(qū)動器20的輸出使能信號OE未被激勵時，第三及第四晶體管302及304關(guān)斷。因此，輸出節(jié)點Nout的電壓電平處于浮動狀態(tài)，且因此最新輸出數(shù)據(jù)ODATA變?yōu)闊o效。
此外，當(dāng)上拉信號及下拉信號PLLUP及PLLDN為高電平時，第三晶體管302關(guān)斷而第四晶體管304接通。因此，輸出節(jié)點Nout的電壓電平趨向地電壓VSS的電平且最新輸出數(shù)據(jù)ODATA變?yōu)榈椭怠?br> 當(dāng)上拉信號及下拉信號PLLUP及PLLDN為低電平時，第三晶體管302接通而第四晶體管304關(guān)斷。因此，輸出節(jié)點Nout的電壓電平趨向第二驅(qū)動電壓Vdrv_2的電平且最新輸出數(shù)據(jù)ODATA變?yōu)楦咧怠?br> 圖6為圖示圖3中所示的輔助預(yù)驅(qū)動器40的詳細結(jié)構(gòu)的電路示圖。
輔助預(yù)驅(qū)動器40包括比較部410、第五切換部420、第六切換部430、第一鎖存部440、第七切換部450、第八切換部460、第二鎖存部470、信號組合部480以及延遲部490。比較部410確定上升數(shù)據(jù)RDATA的邏輯值是否與下降數(shù)據(jù)FDATA一致。第五切換部420根據(jù)上升時鐘RCLK、流水線輸出控制信號POUT<0>及POUT<2>的電壓電平，使比較部410的輸出信號通過。第六切換部430根據(jù)上升時鐘RCLK、流水線輸出控制信號POUT<0>及POUT<2>的電壓電平，將第三驅(qū)動電壓Vdrv_3供應(yīng)到節(jié)點N3。第一鎖存部440暫存通過第五切換部420的比較部410的輸出信號，并將比較部410輸出信號的反相信號傳遞到節(jié)點N3。第七切換部450根據(jù)下降時鐘FCLK、流水線輸出控制信號POUT<1>及POUT<3>的電壓電平，使比較部410的輸出信號通過。第八切換部460根據(jù)下降時鐘FCLK、流水線輸出控制信號POUT<1>及POUT<3>的電壓電平，將第三驅(qū)動電壓Vdrv_3供應(yīng)到節(jié)點N4。第二鎖存部470暫存通過第七切換部450的比較部410的輸出信號，并將比較部410輸出信號的反相信號傳遞到節(jié)點N4。信號組合部480組合施加到節(jié)點N3及N4的信號。延遲部490通過延遲信號組合部480的輸出信號，輸出輔助驅(qū)動信號ASDRV。
比較部410包括異或非(exclusive NOR，XNOR)門412，當(dāng)上升數(shù)據(jù)RDATA與下降數(shù)據(jù)FDATA的邏輯值不同時，輸出低電平信號；以及第十反相器414，邏輯地反相XNOR門412的輸出信號。
第五切換部420包括第一NAND門421，其接收上升時鐘RCLK及流水線輸出控制信號POUT<0>；第十一反相器422，其邏輯地反相第一NAND門421的輸出信號；第二NAND門423，其接收上升時鐘RCLK及流水線輸出控制信號POUT<2>；第十二反相器424，其邏輯地反相第二NAND門423的輸出信號；第一NOR門425，其接收第十一及第十二反相器422及424的輸出信號；第十三反相器426，其邏輯地反相第一NOR門425的輸出信號；以及第五通行門427，其經(jīng)由其柵端子接收第十三反相器426及第一NOR門425的輸出信號，且然后當(dāng)?shù)谝籒OR門425的輸出信號為低電平時，使比較部410的輸出信號通過。
第六切換部430包括第五晶體管432，其柵端子接收第五切換部420的第十三反相器426的輸出信號，其源端子被供應(yīng)第三驅(qū)動電壓Vdrv_3，且其漏端子連接到節(jié)點N3。
第一鎖存部440由以下部件組成第十四反相器442，邏輯地反相第五切換部420的第五通行門427的輸出信號，并將反相的第五通行門427的輸出信號傳遞到節(jié)點N3；以及第十五反相器444，與第十四反相器442構(gòu)成鎖存結(jié)構(gòu)。
第七切換部450由以下部件組成第三NAND門451，其接收下降時鐘FCLK及流水線輸出控制信號POUT<1>；第十六反相器452，其邏輯地反相第三NAND門451的輸出信號；第四NAND門453，其接收下降時鐘FCLK及流水線輸出控制信號POUT<3>；第十七反相器454，其邏輯地反相第四NAND門453的輸出信號；第二NOR門455，其接收第十六及第十七反相器452及454的輸出信號；第十八反相器456，其邏輯地反相第二NOR門455的輸出信號；以及第六通行門457，其經(jīng)由其柵端子接收第十八反相器456及第二NOR門455的輸出信號，且然后當(dāng)?shù)诙﨨OR門455的輸出信號為低電平時，使比較部410的輸出信號通過。
第八切換部460包括第六晶體管462，其柵端子接收第七切換部450的第十八反相器456的輸出信號，其源端子被供應(yīng)第三驅(qū)動電壓Vdrv_3，且其漏端子連接至節(jié)點N4。
第二鎖存部470由以下部件組成第十九反相器472，邏輯地反相第七切換部450的第六通行門457的輸出信號，并將反相的第六通行門457的輸出信號傳遞到節(jié)點N4；以及第二十反相器474，與第十九反相器472構(gòu)成鎖存結(jié)構(gòu)。
信號組合部480包括第五NAND門482，其接收傳遞到節(jié)點N3及N4的信號。
提供第三驅(qū)動電壓Vdrv_3以限定從延遲電路490輸出的輔助驅(qū)動信號ASDRV的電壓電平。第三驅(qū)動電壓Vdrv_3可由外部電源電壓來實施，但不限于此。
當(dāng)上升時鐘RCLK及流水線輸出控制信號POUT<0>同時被激勵時，或當(dāng)上升時鐘RCLK及流水線輸出控制信號POUT<2>同時被激勵時，第五切換部420的第五通行門427接通。當(dāng)這種情況發(fā)生時，因為下降時鐘FCLK未被激勵，所以第六切換部430的第五晶體管432關(guān)斷而第八切換部460的第六晶體管462接通。因此，第三驅(qū)動電壓Vdrv_3被施加到節(jié)點N4。
施加到節(jié)點N3的電壓受上升數(shù)據(jù)RDATA與下降數(shù)據(jù)FDATA的邏輯值是否相同所影響。如果上升數(shù)據(jù)RDATA的邏輯值與下降數(shù)據(jù)FDATA相同，則比較部410的XNOR門412輸出高電平信號。此高電平信號經(jīng)由比較部410的第十反相器414及第一鎖存部440的第十四反相器442傳遞到節(jié)點N3，使得節(jié)點N3以高電平的電壓充電。因為施加到節(jié)點N3及N4的電壓電平為高電平，所以信號組合部480的第五NAND門482的輸出信號變?yōu)榈碗娖?。因此，從第五NAND門482的輸出信號所產(chǎn)生的輔助驅(qū)動信號ASDRV處于低電平，即，未被激勵。
同時，如果上升數(shù)據(jù)RDATA的邏輯值與下降數(shù)據(jù)FDATA不同，則比較部410的XNOR門412輸出低電平信號。此低電平信號經(jīng)由比較部410的第十反相器414及第一鎖存部440的第十四反相器442傳遞到節(jié)點N3，使得節(jié)點N3被供應(yīng)低電平的電壓。因為節(jié)點N3被設(shè)置為低電壓電平而節(jié)點N4被設(shè)置為高電壓電平，所以信號組合部480的第五NAND門482的輸出信號變?yōu)楦唠娖?。因此，從第五NAND門482的輸出信號所產(chǎn)生的輔助驅(qū)動信號ASDRV處于高電平，即，被激勵。
另外，當(dāng)下降時鐘FCLK及流水線輸出控制信號POUT<1>被激勵時，或當(dāng)下降時鐘FCLK及流水線輸出控制信號POUT<3>被激勵時，第七切換部450的第六通行門457接通。當(dāng)這種情況發(fā)生時，因為上升時鐘RCLK未被激勵，所以第五切換部420的第五通行門427關(guān)斷。第八切換部460的第六晶體管462關(guān)斷且第六切換部430的第五晶體管432接通。因此，第三驅(qū)動電壓Vdrv_3被施加到節(jié)點N3。
施加到節(jié)點N4的電壓受上升數(shù)據(jù)RDATA的邏輯值是否與下降數(shù)據(jù)FDATA的邏輯值相同所影響。如果上升數(shù)據(jù)RDATA的邏輯值與下降數(shù)據(jù)FDATA的邏輯值相同，則比較部410的XNOR門412輸出高電平信號。此高電平信號經(jīng)由比較部410的第十反相器414及第二鎖存部470的第十九反相器472傳遞到節(jié)點N4，使得節(jié)點N4以高電平的電壓充電。因為施加到節(jié)點N3及N4的電壓電平為高電平，所以信號組合部480的第五NAND門482的輸出信號變?yōu)榈碗娖?。因此，從第五NAND門482的輸出信號所產(chǎn)生的輔助驅(qū)動信號ASDRV處于低電平，即，未被激勵。
同時，如果上升數(shù)據(jù)RDATA的邏輯值與下降數(shù)據(jù)FDATA的邏輯值不同，則比較部410的XNOR門412輸出低電平信號。此低電平信號經(jīng)由比較部410的第十反相器414及第二鎖存部470的第十九反相器472傳遞到節(jié)點N4，使得節(jié)點N4被供應(yīng)低電平的電壓。因為節(jié)點N3被設(shè)置為高電壓電平而節(jié)點N4被設(shè)置為低電壓電平，所以信號組合部480的第五NAND門482的輸出信號變?yōu)楦唠娖?。因此，從第五NAND門482的輸出信號所產(chǎn)生的輔助驅(qū)動信號ASDRV處于高電平，即，被激勵。
延遲部490將信號組合部480的輸出信號延遲，使得信號組合部480的輸出信號的可操作時間與從預(yù)驅(qū)動器20輸出的上拉信號及下拉信號PLLUP及PLLDN的可操作時間一致。
圖7為圖示圖3中所示的輔助主驅(qū)動器50的詳細結(jié)構(gòu)的電路示圖。
輔助主驅(qū)動器50包括第六NAND門501、第二十一反相器502、第三NOR門503、第七晶體管504、第八晶體管505以及第二十二反相器506。第六NAND門501接收來自輔助預(yù)驅(qū)動器40的輔助驅(qū)動信號ASDRV以及來自預(yù)驅(qū)動器20的上拉信號PLLUP。第二十一反相器502邏輯地反相輔助驅(qū)動信號ASDRV。第三NOR門503接收第二十一反相器502的輸出信號及從預(yù)驅(qū)動器20輸出的下拉信號PLLDN。第七晶體管504的柵端子接收第六NAND門501的輸出信號，源端子供應(yīng)有第四驅(qū)動電壓Vdrv_4，且漏端子連接到節(jié)點N5。第八晶體管505的柵端子接收第三NOR門503的輸出信號，源端子被供應(yīng)地電壓VSS，且漏端子連接到節(jié)點N5。第二十二反相器506通過邏輯地反相施加到節(jié)點N5的電壓，輸出輔助最新輸出數(shù)據(jù)AODATA。
提供第四驅(qū)動電壓Vdrv_4以限定經(jīng)由第二十二反相器506輸出的輔助最新輸出數(shù)據(jù)AODATA的高電平電壓。第四驅(qū)動電壓Vdrv_4可由外部電源電壓來實施，但不限于此。
如果輔助驅(qū)動信號ASDRV未被激勵，則第七及第八晶體管504及505關(guān)斷且節(jié)點N5處于浮動狀態(tài)。雖然這樣的電壓電平借助于第二十二反相器506而被驅(qū)動為輔助最新輸出數(shù)據(jù)AODATA，但其被認(rèn)為對數(shù)據(jù)無效。
但是，當(dāng)輔助驅(qū)動信號ASDRV被激勵時，如果上拉信號及下拉信號PLLUP及PLLDN處于高電平，則第七及第八晶體管504及505經(jīng)由其柵端子接收低電平信號。因此，第四驅(qū)動電壓Vdrv_4被施加到節(jié)點N4且經(jīng)由第二十二反相器506被邏輯地反相，產(chǎn)生低值的輔助最新輸出數(shù)據(jù)AODATA。
同時，當(dāng)輔助驅(qū)動信號ASDRV被激勵時，如果上拉信號及下拉信號PLLUP及PLLDN處于低電平，則第七及第八晶體管504及505經(jīng)由其柵端子接收高電平信號。因此，節(jié)點N4被供應(yīng)地電壓VSS。節(jié)點N4的電壓(即，VSS)經(jīng)由第二十二反相器506被邏輯地反相，產(chǎn)生高值的輔助最新輸出數(shù)據(jù)AODATA。
從主驅(qū)動器30輸出的最新輸出數(shù)據(jù)ODATA的邏輯值總是與輔助主驅(qū)動器50的輔助最新輸出數(shù)據(jù)AODATA的邏輯值相同。因此，當(dāng)最新輸出數(shù)據(jù)ODATA的邏輯電平轉(zhuǎn)變時，因為輔助最新輸出數(shù)據(jù)AODATA與最新輸出數(shù)據(jù)ODATA一起輸出，所以最新輸出數(shù)據(jù)ODATA可以在較短時間內(nèi)達到目標(biāo)電平。
如上所述，當(dāng)值有變化時，即，數(shù)據(jù)輸出電路中最新輸出數(shù)據(jù)ODATA的電壓電平轉(zhuǎn)變時，通過驅(qū)動輔助預(yù)驅(qū)動器40及輔助主驅(qū)動器50，輔助最新輸出數(shù)據(jù)AODATA與最新輸出數(shù)據(jù)ODATA一起輸出，這增強了數(shù)據(jù)輸出電路的驅(qū)動力。因此，可以克服在高頻半導(dǎo)體存儲裝置中輸出數(shù)據(jù)無法達到目標(biāo)電平的問題。
概括地說，根據(jù)本發(fā)明的一個實施例的數(shù)據(jù)輸出電路及方法的優(yōu)點為，通過采用僅在最新輸出數(shù)據(jù)的電壓電平轉(zhuǎn)變時操作的輔助數(shù)據(jù)輸出驅(qū)動器，在最新輸出數(shù)據(jù)的電壓電平轉(zhuǎn)變時增強驅(qū)動力，使輸出數(shù)據(jù)在較短時間內(nèi)達到目標(biāo)電平。
以上公開的主題應(yīng)被認(rèn)為是說明性的而非限制性的，且所附權(quán)利要求旨在覆蓋落入本發(fā)明的實質(zhì)精神與范圍內(nèi)的所有這樣的修改、增強及其它實施例。因此，為了獲得法律允許的最大范圍，本發(fā)明的范圍應(yīng)由對以下權(quán)利要求的最廣的容許解釋以及其等同形式來確定，且不應(yīng)由前述詳細描述所約束或限制。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置的數(shù)據(jù)輸出電路，包括預(yù)驅(qū)動器，配置為響應(yīng)于輸出使能信號的狀態(tài)，通過在上升時鐘及下降時鐘的有效周期中驅(qū)動上升數(shù)據(jù)及下降數(shù)據(jù)而分別產(chǎn)生上拉信號及下拉信號；公共節(jié)點；主驅(qū)動器，配置為根據(jù)所述上拉信號及下拉信號而產(chǎn)生最新輸出數(shù)據(jù)，并將所述輸出數(shù)據(jù)輸出到所述公共節(jié)點；輔助預(yù)驅(qū)動器，配置為根據(jù)所述上升數(shù)據(jù)、所述下降數(shù)據(jù)、所述上升時鐘、所述下降時鐘及流水線輸出控制信號的輸入而產(chǎn)生輔助驅(qū)動信號，當(dāng)所述上升數(shù)據(jù)與所述下降數(shù)據(jù)不同時所述輔助驅(qū)動信號被激勵；以及輔助主驅(qū)動器，配置為根據(jù)所述上拉信號及下拉信號的輸入以及所述輔助驅(qū)動信號而產(chǎn)生輔助最新輸出數(shù)據(jù)，并將所述輔助最新輸出數(shù)據(jù)輸出到所述公共節(jié)點。
2.如權(quán)利要求1所述的數(shù)據(jù)輸出電路，其中所述預(yù)驅(qū)動器包括輸出使能信號輸入部，配置為根據(jù)所述輸出使能信號的輸入而確定所述預(yù)驅(qū)動器的操作的開始；第一節(jié)點；第一切換部，配置為根據(jù)所述上升時鐘的輸入而將所述上升數(shù)據(jù)傳遞到所述第一節(jié)點；第二切換部，配置為根據(jù)所述下降時鐘的輸入而將所述下降數(shù)據(jù)傳遞到所述第一節(jié)點；上拉信號產(chǎn)生部，配置為產(chǎn)生所述上拉信號以便驅(qū)動傳遞到所述第一節(jié)點的所述上升數(shù)據(jù)或下降數(shù)據(jù)；第三切換部，配置為根據(jù)所述上升時鐘的輸入而將所述上升數(shù)據(jù)傳遞到所述第二節(jié)點；第四切換部，配置為根據(jù)所述下降時鐘的輸入而將所述下降數(shù)據(jù)傳遞到所述第二節(jié)點；以及下拉信號產(chǎn)生部，其耦合到所述第二節(jié)點，并配置為產(chǎn)生所述下拉信號以便驅(qū)動傳遞到所述第二節(jié)點的所述上升數(shù)據(jù)或下降數(shù)據(jù)。
3.權(quán)利要求2所述的數(shù)據(jù)輸出電路，其中所述輸出使能信號輸入部包括反相器，其具有一輸出，并配置為反相所述輸出使能信號；第一晶體管，其柵端子耦合到所述反相器的輸出，其漏端子耦合到所述第一節(jié)點的輸出，且其源端子接地；以及第二晶體管，其柵端子配置為接收所述輸出使能信號，其源端子配置為接收驅(qū)動電壓，且其漏端子耦合到所述第二節(jié)點。
4.如權(quán)利要求2所述的數(shù)據(jù)輸出電路，其中所述第一切換部包括通行門，所述通行門配置為根據(jù)所述上升時鐘而將所述上升數(shù)據(jù)傳遞到所述第一節(jié)點。
5.如權(quán)利要求2所述的數(shù)據(jù)輸出電路，其中所述第二切換部包括通行門，所述通行門配置為根據(jù)所述下降時鐘而將所述下降數(shù)據(jù)傳遞到所述第一節(jié)點。
6.如權(quán)利要求2所述的數(shù)據(jù)輸出電路，其中所述上拉信號產(chǎn)生部包括奇數(shù)個反相器，所述奇數(shù)個反相器以反相器鏈的方式彼此串聯(lián)連接，所述反相器鏈的輸入耦合到所述第一節(jié)點。
7.如權(quán)利要求2所述的數(shù)據(jù)輸出電路，其中所述第三切換部包括通行門，所述通行門配置為根據(jù)所述上升時鐘而將所述上升數(shù)據(jù)傳遞到所述第二節(jié)點。
8.如權(quán)利要求2所述的數(shù)據(jù)輸出電路，其中所述第四切換部包括通行門，所述通行門配置為根據(jù)所述下降時鐘而將所述下降數(shù)據(jù)傳遞到所述第二節(jié)點。
9.如權(quán)利要求2所述的數(shù)據(jù)輸出電路，其中所述下拉信號產(chǎn)生部包括奇數(shù)個反相器，所述奇數(shù)個反相器以反相器鏈的方式彼此串聯(lián)連接，所述反相器鏈的輸入耦合到所述第二節(jié)點。
10.如權(quán)利要求1所述的數(shù)據(jù)輸出電路，其中所述主驅(qū)動器包括輸出節(jié)點；第一晶體管，其柵端子配置為接收所述上拉信號，其源端子配置為接收驅(qū)動電壓，且其漏端子耦合到所述輸出節(jié)點；以及第二晶體管，其具配置為接收所述下拉信號的柵端子、耦合到地電壓的源端子以及耦合到所述輸出節(jié)點的漏端子。
11.如權(quán)利要求1所述的數(shù)據(jù)輸出電路，其中所述輔助預(yù)驅(qū)動器包括比較部，所述比較部配置為確定所述上升數(shù)據(jù)是否與所述下降數(shù)據(jù)的邏輯值相同并提供輸出信號。
12.如權(quán)利要求11所述的數(shù)據(jù)輸出電路，其中所述輔助預(yù)驅(qū)動器還包括第一節(jié)點；第二節(jié)點；第一切換部，配置為根據(jù)所述上升時鐘及所述流水線輸出控制信號的電壓電平而使通過所述比較部的輸出信號通過；第二切換部，配置為根據(jù)所述上升時鐘及所述流水線輸出控制信號的電壓電平而將驅(qū)動電壓供應(yīng)到所述第一節(jié)點；第一鎖存部，配置為接收來自所述第一切換部的所述比較部的輸出信號并暫存，以及將所述比較部的輸出信號傳遞到所述第一節(jié)點；第三切換部，配置為根據(jù)所述下降時鐘及所述流水線輸出控制信號的電壓電平而使所述比較部的輸出信號通過；第四切換部，配置為根據(jù)所述下降時鐘及所述流水線輸出控制信號的電壓電平而將所述驅(qū)動電壓供應(yīng)到所述第二節(jié)點；第二鎖存部，配置為接收來自所述第三切換部的所述比較部的輸出信號并暫存，以及將所述比較部的輸出信號傳遞到所述第二節(jié)點；信號結(jié)合部，配置為結(jié)合施加到所述第一及第二節(jié)點的信號并據(jù)此產(chǎn)生輸出信號；以及延遲部，配置為從延遲預(yù)定時間的所述信號結(jié)合部的輸出信號產(chǎn)生輔助驅(qū)動信號。
13.如權(quán)利要求11所述的數(shù)據(jù)輸出電路，其中所述比較部包括異或非門，所述異或非門配置為接收所述上升數(shù)據(jù)及下降數(shù)據(jù)作為輸入，并且當(dāng)所述上升數(shù)據(jù)與所述下降數(shù)據(jù)的邏輯值不一致時，產(chǎn)生低電平信號，且當(dāng)所述上升數(shù)據(jù)與所述下降數(shù)據(jù)的邏輯值一致時，產(chǎn)生高電平信號。
14.如權(quán)利要求12所述的數(shù)據(jù)輸出電路，其中所述第一切換部包括NAND門，配置為接收所述上升時鐘及所述流水線輸出控制信號作為輸入，并據(jù)此產(chǎn)生輸出信號；第一反相器，配置為反相所述NAND門的輸出信號并產(chǎn)生一輸出信號；以及通行門，其耦合到所述比較部，且其柵端子配置為分別接收所述反相器及所述NAND門的輸出信號，且當(dāng)所述NAND門的輸出信號為低電平時，使所述比較部的輸出信號通過以作為其輸出。
15.如權(quán)利要求14所述的數(shù)據(jù)輸出電路，其中所述第二切換部包括一晶體管，所述晶體管的柵端子配置為接收所述第一反相器的輸出信號，其源端子配置為接收所述驅(qū)動電壓，且其漏端子耦合到所述第一節(jié)點。
16.如權(quán)利要求14所述的數(shù)據(jù)輸出電路，其中所述第一鎖存部包括第二反相器，其輸入配置為接收所述通行門的輸出，且其輸出耦合到所述第一節(jié)點；以及第三反相器，配置為與所述第二反相器構(gòu)成鎖存結(jié)構(gòu)。
17.如權(quán)利要求12所述的數(shù)據(jù)輸出電路，其中所述第三切換部包括NAND門，配置為接收所述下降時鐘及所述流水線輸出控制信號作為輸入，并據(jù)此產(chǎn)生輸出信號；第一反相器，配置為反相所述NAND門的輸出信號并產(chǎn)生一輸出信號；以及通行門，其耦合到所述比較部，且其柵端子配置為分別接收所述反相器及所述NAND門的輸出信號，且當(dāng)所述NAND門的輸出信號為低電平時，使所述比較部的輸出信號通過以作為其輸出。
18.如權(quán)利要求17所述的數(shù)據(jù)輸出電路，其中所述第四切換部包括晶體管，所述晶體管的柵端子配置為接收所述第一反相器的輸出信號，源端子配置為接收所述驅(qū)動電壓，且漏端子耦合到所述第二節(jié)點。
19.如權(quán)利要求17所述的數(shù)據(jù)輸出電路，其中第二鎖存部包括第二反相器，其輸入配置為接收所述通行門的輸出，且其輸出耦合到所述第二節(jié)點；以及第三反相器，配置為與所述第二反相器構(gòu)成鎖存結(jié)構(gòu)。
20.如權(quán)利要求12所述的數(shù)據(jù)輸出電路，其中所述信號結(jié)合部包括NAND門，所述NAND門的輸入耦合到所述第一及第二節(jié)點。
21.如權(quán)利要求1所述的數(shù)據(jù)輸出電路，其中所述輔助主驅(qū)動器包括NAND門，配置為接收所述輔助驅(qū)動信號以及所述上拉信號作為輸入，并具有一輸出；反相器，配置為反相所述輔助驅(qū)動信號，并產(chǎn)生輸出信號；NOR門，配置為接收所述反相器的輸出信號及所述下拉信號作為輸入，并據(jù)此產(chǎn)生一輸出；第一晶體管，其柵端子耦合到所述NAND門的輸出，其源端子配置為接收驅(qū)動電壓，且其漏端子耦合到輸出端；以及第二晶體管，其柵端子耦合到所述NOR門的輸出，其源端子耦合到地，且其漏端子耦合到所述輸出端。
22.如權(quán)利要求1所述的數(shù)據(jù)輸出電路，其中所述上升數(shù)據(jù)及下降數(shù)據(jù)被交替地激勵并傳遞到所述預(yù)驅(qū)動器及所述輔助預(yù)驅(qū)動器。
23.如權(quán)利要求3、10、12及21中任一項所述的數(shù)據(jù)輸出電路，其中所述驅(qū)動電壓為外部電源電壓。
24.一種在半導(dǎo)體存儲裝置中輸出數(shù)據(jù)的方法，所述方法包括通過確定主驅(qū)動器的最新輸出數(shù)據(jù)的電平轉(zhuǎn)變而產(chǎn)生輔助驅(qū)動信號；以及根據(jù)所述輔助驅(qū)動信號的狀態(tài)而產(chǎn)生并輸出輔助最新輸出數(shù)據(jù)；其中所述輔助最新輸出數(shù)據(jù)的邏輯值與所述最新輸出數(shù)據(jù)的邏輯值相同。
25.如權(quán)利要求24所述的方法，其中所述確定所述最新輸出數(shù)據(jù)的電平轉(zhuǎn)變包括將上升數(shù)據(jù)及下降數(shù)據(jù)輸入到異或非門；以及根據(jù)所述異或非門的輸出數(shù)據(jù)來確定所述上升數(shù)據(jù)是否與所述下降數(shù)據(jù)相同。
全文摘要
一種半導(dǎo)體存儲裝置的數(shù)據(jù)輸出電路，包括預(yù)驅(qū)動器，所述預(yù)驅(qū)動器響應(yīng)于輸出使能信號的狀態(tài)，分別根據(jù)在上升時鐘及下降時鐘的有效周期中驅(qū)動上升數(shù)據(jù)及下降數(shù)據(jù)而產(chǎn)生上拉信號及下拉信號。主驅(qū)動器，根據(jù)上拉信號及下拉信號而產(chǎn)生到公共節(jié)點的最新輸出數(shù)據(jù)。輔助預(yù)驅(qū)動器，根據(jù)上升數(shù)據(jù)、下降數(shù)據(jù)、上升時鐘、下降時鐘及流水線輸出控制信號而產(chǎn)生輔助驅(qū)動信號，當(dāng)上升數(shù)據(jù)與下降數(shù)據(jù)不一致時，所述輔助驅(qū)動信號被激勵。輔助主驅(qū)動器，根據(jù)輔助驅(qū)動信號的狀態(tài)而產(chǎn)生到公共節(jié)點的輔助最新輸出數(shù)據(jù)。
文檔編號G11C7/10GK101017704SQ20061016837
公開日2007年8月15日 申請日期2006年12月27日 優(yōu)先權(quán)日2006年2月9日
發(fā)明者李炯東 申請人:海力士半導(dǎo)體有限公司