專利名稱：：具有頻率檢測(cè)器的延遲計(jì)數(shù)器及其延遲計(jì)數(shù)方法
技術(shù)領(lǐng)域：
：本發(fā)明是有關(guān)于一種應(yīng)用于存儲(chǔ)器的延遲計(jì)數(shù)器，尤指一種具有頻率檢測(cè)器的延遲計(jì)數(shù)器與其延遲計(jì)數(shù)方法。
背景技術(shù)：
：隨著信息產(chǎn)業(yè)的蓬勃發(fā)展，半導(dǎo)體元件的相關(guān)技術(shù)亦日益精進(jìn)。為了提升隨機(jī)存取存儲(chǔ)器(randomaccessmemory,RAM)于寫入/讀取數(shù)據(jù)的速度，遂出現(xiàn)了雙4咅速凄史據(jù)傳llr(doubledatarate,DDR)^支術(shù)的應(yīng)用。應(yīng)用這種4支術(shù)的隨機(jī)存取存儲(chǔ)器即為所謂的雙倍速隨機(jī)存取存儲(chǔ)器(DDRRAM)。一般上當(dāng)微處理器欲存取存儲(chǔ)器時(shí)，該微處理器會(huì)發(fā)讀取信號(hào)至該存儲(chǔ)器的控制電路，其中該讀取信號(hào)和外部時(shí)鐘同步。然而，已知技術(shù)會(huì)使用延遲計(jì)數(shù)器(LatencyCounter)耦接于該處理器和該控制電路之間，其是提供延遲時(shí)間(延遲周期數(shù))于該讀取信號(hào)，使得該存儲(chǔ)器具有足夠的時(shí)間來(lái)存取該特定地址。由于存儲(chǔ)器的操作時(shí)鐘的頻率范圍極寬，使得延遲計(jì)數(shù)器在高頻和低頻的操作下需具有不同的延遲周期數(shù)，即在高頻下的延遲周期數(shù)較多，而在低頻下的延遲周期數(shù)較少。但是由于電路本身即具有其內(nèi)部的延遲，因此在高頻的操作環(huán)境下，電路內(nèi)部的延遲比該高頻時(shí)鐘信號(hào)的周期來(lái)得大時(shí)，已知延遲計(jì)數(shù)器便容易在該讀取信號(hào)和該外部時(shí)鐘具有些微不同步時(shí)輸出錯(cuò)誤的延遲周期數(shù)，使得該控制電路讀取到錯(cuò)誤的信號(hào)。針對(duì)較高存儲(chǔ)器時(shí)鐘頻率以及較大延遲周期數(shù)所設(shè)計(jì)的延遲計(jì)數(shù)器便無(wú)法滿足于較低存儲(chǔ)器時(shí)鐘頻率以及較小延遲周期數(shù)的需求。
發(fā)明內(nèi)容因此本發(fā)明的主要目的在于提供一種具有頻率檢測(cè)器來(lái)調(diào)整延遲周期數(shù)的延遲計(jì)數(shù)器與其延遲計(jì)數(shù)方法，以解決上述已知的問(wèn)題。本發(fā)明的一實(shí)施例中提供一種應(yīng)用于存儲(chǔ)器的延遲計(jì)數(shù)器，用來(lái)延遲存儲(chǔ)器存取控制信號(hào)。該延遲計(jì)數(shù)器包含有時(shí)鐘延遲模塊，耦接于輸入時(shí)鐘，用來(lái)依據(jù)至少一延遲量延遲該輸入時(shí)鐘以產(chǎn)生延遲后輸入時(shí)鐘；頻率檢測(cè)器，耦接于該時(shí)鐘延遲單元，用來(lái)檢測(cè)該存儲(chǔ)器中特定信號(hào)的頻率以設(shè)定該延遲量；以及延遲控制信號(hào)產(chǎn)生模塊，耦接于該延遲后輸入時(shí)鐘、該輸入信號(hào)與該存儲(chǔ)器存取控制信號(hào)，用來(lái)分別依據(jù)該延遲后輸入時(shí)鐘與輸出時(shí)鐘來(lái)輸出對(duì)應(yīng)該存儲(chǔ)器存取控制信號(hào)的第一延遲后控制信號(hào)與第二延遲后控制信號(hào)，其中該第一延遲后控制信號(hào)的時(shí)序是早于該第二延遲后控制信號(hào)的時(shí)序。本發(fā)明的一實(shí)施例中提供一種應(yīng)用于存儲(chǔ)器的延遲計(jì)數(shù)方法，用來(lái)延遲存儲(chǔ)器存取控制信號(hào)。該方法包含有依據(jù)至少一延遲量延遲該輸入時(shí)鐘以產(chǎn)生延遲后輸入時(shí)鐘；檢測(cè)該存儲(chǔ)器中特定信號(hào)的頻率以設(shè)定該延遲量；以及分別依據(jù)該延遲后輸入時(shí)鐘與輸出時(shí)鐘來(lái)輸出對(duì)應(yīng)該存儲(chǔ)器存取控制信號(hào)的第一延遲后控制信號(hào)與第二延遲后控制信號(hào)，其中該第一延遲后控制信號(hào)的時(shí)序是早于該第二延遲后控制信號(hào)的時(shí)序。圖1為本發(fā)明應(yīng)用于存儲(chǔ)器的延遲計(jì)數(shù)器的一實(shí)施例的示意圖。圖2為圖1所示的延遲計(jì)數(shù)器應(yīng)用在高頻存取操作下的時(shí)序圖。圖3為圖1所示的延遲計(jì)數(shù)器應(yīng)用在低頻存取操作下的時(shí)序圖。圖4是本發(fā)明延遲計(jì)數(shù)方法的一實(shí)施例的流程圖。[主要元件標(biāo)號(hào)說(shuō)明]<table>tableseeoriginaldocumentpage5</column></row><table>具體實(shí)施方式請(qǐng)參考圖1，圖1為本發(fā)明應(yīng)用于存儲(chǔ)器的延遲計(jì)數(shù)器100的一實(shí)施例的示意圖。延遲計(jì)數(shù)器IOO用來(lái)延遲存儲(chǔ)器存取控制信號(hào)PAR，而如圖所示，延遲計(jì)數(shù)器100包含有時(shí)鐘延遲模塊102、頻率檢測(cè)器104以及延遲控制信號(hào)產(chǎn)生模塊106。時(shí)鐘延遲模塊102耦接于輸入時(shí)鐘V^，用來(lái)依據(jù)多個(gè)延遲量D,、D2、D3延遲輸入時(shí)鐘V。u以分別產(chǎn)生多個(gè)延遲后輸入時(shí)鐘VD。lkl、VDclk2、VD。lk3;頻率檢測(cè)器104耦接于時(shí)鐘延遲模塊102，用來(lái)檢測(cè)該存儲(chǔ)器中特定信號(hào)(輸入時(shí)鐘U的頻率fdk以設(shè)定延遲量D,、D2、D3,本實(shí)施例中，例如輸入時(shí)鐘Vw為該存儲(chǔ)器的操作時(shí)鐘。延遲控制信號(hào)產(chǎn)生模塊106耦接于延遲后輸入時(shí)鐘VD。na、VDelk2、VDelk3、輸入信號(hào)Vdk與存儲(chǔ)器存取控制信號(hào)PAR,用來(lái)分別依據(jù)延遲后輸入時(shí)鐘VD,、VDelk2、VD^與存儲(chǔ)器存取控制信號(hào)PAR來(lái)輸出對(duì)應(yīng)存儲(chǔ)器存取控制信號(hào)PAR的多個(gè)延遲后控制信號(hào)LT1~LT7,其中延遲后控制信號(hào)LT1的時(shí)序是早于延遲后控制信號(hào)LT2的時(shí)序，延遲后控制信號(hào)LT2的時(shí)序是早于延遲后控制信號(hào)LT3的時(shí)序，以此類推。在本發(fā)明的延遲計(jì)數(shù)器100中，時(shí)鐘延遲模塊102包含有可控制時(shí)鐘延遲單元102a，用來(lái)提供延遲量D,予輸入時(shí)鐘V^以產(chǎn)生延遲后輸入時(shí)鐘VD￡lkl;可控制時(shí)鐘延遲單元102b,用來(lái)提供延遲量D2予輸入時(shí)鐘VeU以產(chǎn)生延遲后輸入時(shí)鐘VDe,u;可控制時(shí)鐘延遲單元102c,用來(lái)提供延遲量03予輸入時(shí)鐘V^以產(chǎn)生延遲后輸入時(shí)鐘VDelk3。延遲控制信號(hào)產(chǎn)生模塊106包含有暫存元件(本實(shí)施例是由觸發(fā)器來(lái)加以實(shí)作)106a,是j衣?lián)舆t后輸入時(shí)鐘VD^的觸發(fā)(時(shí)鐘端d)來(lái)讀取存儲(chǔ)器存取控制信號(hào)PAR(數(shù)據(jù)端DJ以產(chǎn)生延遲后控制信號(hào)LT1(輸出端NJ;暫存元件106b,是依據(jù)延遲后輸入時(shí)鐘VD^的觸發(fā)(時(shí)鐘端C》來(lái)讀取延遲后控制信號(hào)LT1(數(shù)據(jù)端D2)以產(chǎn)生延遲后控制信號(hào)LT2(輸出端N2);暫存元件106c,是依據(jù)延遲后輸入時(shí)鐘VD^的觸發(fā)(時(shí)鐘端C3)來(lái)讀取延遲后控制信號(hào)LT2(數(shù)據(jù)端D》以產(chǎn)生延遲后控制信號(hào)LT3(輸出端N3)。請(qǐng)注意，為了更清楚地說(shuō)明本發(fā)明的精神所在，延遲計(jì)數(shù)器100的延遲控制信號(hào)產(chǎn)生模塊106還包含了暫存元件106d.....106g,其時(shí)鐘端a、C5、C6、C均耦連至輸入時(shí)鐘V。u，其數(shù)據(jù)端D,、D5、D6、D7分別耦連至輸出端N3、N4、N5、N6,用來(lái)分別產(chǎn)生延遲后控制信號(hào)LT4.....LT7(如圖1所示)。請(qǐng)注意，本發(fā)明延遲計(jì)數(shù)器100僅利用三個(gè)可控制時(shí)鐘延遲單元，然而，于其它實(shí)施例中，電路設(shè)計(jì)者亦可依其需求增加或減少可控制時(shí)鐘延遲單元的個(gè)數(shù)，均屬本發(fā)明的范疇。由于該存儲(chǔ)器在實(shí)際的運(yùn)作過(guò)程中可能會(huì)被設(shè)定為高頻存取操作(使用較高的存儲(chǔ)器時(shí)鐘)和低頻存取操作(使用較低的存儲(chǔ)器時(shí)鐘)兩種，在高頻存取操作下，使用者往往會(huì)選擇到延遲量越大的延遲后控制信號(hào)以便正確地存取存儲(chǔ)器，例如延遲后控制信號(hào)LT5、延遲后控制信號(hào)LT6或延遲后控制信號(hào)LT7。此時(shí)頻率檢測(cè)器104檢測(cè)到輸入時(shí)鐘V。u的頻率fh為高頻時(shí)，頻率檢測(cè)器104就會(huì)i殳定上述的三個(gè)延遲量DhD2、03不為零，其中DhD2、03的值可依該存儲(chǔ)器的操作需求來(lái)加以決定。請(qǐng)參考圖2,圖2為圖1所示的延遲計(jì)數(shù)器IOO應(yīng)用于高頻存取操作下的時(shí)序圖。在本實(shí)施例中，若延遲計(jì)數(shù)器100在時(shí)間t,接收到輸入時(shí)鐘U時(shí)鐘周期為T)的第一個(gè)脈沖，而存儲(chǔ)器存取控制信號(hào)PAR會(huì)于該第一個(gè)脈沖之后的t2傳至?xí)捍嬖?06a的時(shí)鐘端C，則暫存元件106a的時(shí)鐘端d會(huì)在tr^接收到延遲后輸入時(shí)鐘VDclkl,因此，暫存元件106a的輸出端N廣會(huì)在t一D,+D,。6a之后才輸出延遲后控制信號(hào)LT1(如圖2所示)，其中D腸是暫存元件106a的延遲時(shí)間。接著，由于可控制時(shí)鐘延遲單元102b會(huì)對(duì)輸入時(shí)鐘V。,k的第二個(gè)脈沖延遲D2，而使得暫存元件106b的時(shí)鐘端(]2會(huì)在ti+T+D2才接收到延遲后輸入時(shí)鐘VDelk2,因此暫存元件106b的輸出端&會(huì)在t一T+D2+D函之后才輸出延遲后控制信號(hào)LT2,，其中D歸是暫存元件106b的延遲時(shí)間。同理，由于可控制時(shí)鐘延遲單元102c會(huì)對(duì)輸入時(shí)鐘Vdk的第三個(gè)脈沖延遲D:，而使得暫存元件106c的時(shí)鐘端C3會(huì)在t!+2T+D3接收到延遲后輸入時(shí)鐘VD。lk3，因此暫存元件106c的輸出端&會(huì)在t,+2T+D3+D販之后才輸出延遲后控制信號(hào)LT3,其中D販?zhǔn)菚捍嬖?06c的延遲時(shí)間。接著，延遲后控制信號(hào)LT3會(huì)傳至下一級(jí)的暫存元件106d的數(shù)據(jù)端D3，此時(shí)暫存元件106d的時(shí)鐘端C3會(huì)等待輸入時(shí)鐘Veu下一個(gè)正緣去觸發(fā)暫存元件106d，即輸入時(shí)鐘V。,k的第4個(gè)脈沖，然后再于時(shí)間t一3T+D函輸出延遲后控制信號(hào)LT4(如圖2所示)其中D薩是暫存元件106d的延遲時(shí)間。同理，延遲后控制信號(hào)LT5、LT6和LT7都會(huì)分別在時(shí)間t,+4T+D腺、t!+5T+D歸、t一6T+D,輸出，其中D脇、D麗、D順?lè)謩e為暫存元件106e、暫存元件106f及暫存元件106g的延遲時(shí)間。該三個(gè)延遲量D,、D2、D3是各不一樣的，且在高頻的操作下，。,如圖2所示。另一方面，在低頻存取操作下，使用者往往會(huì)選擇到延遲周期數(shù)較小的延遲后控制信號(hào)，例如延遲后控制信號(hào)LT2或延遲后控制信號(hào)LT3。此時(shí)頻率檢測(cè)器104檢測(cè)到輸入時(shí)鐘Vdk的頻率f,為低頻時(shí)，頻率檢測(cè)器104就會(huì)將兩個(gè)延遲量D2、D3設(shè)為零，而只利用可控制時(shí)鐘延遲單元102a所提供的延遲量D!去延遲輸入時(shí)鐘Velk。請(qǐng)參考圖3,圖3為圖1所示的延遲計(jì)數(shù)器100應(yīng)用在低頻存取操作下的時(shí)序圖。在本實(shí)施例中，若延遲計(jì)數(shù)器100在時(shí)間"接收到輸入時(shí)鐘V。,k和存儲(chǔ)器存取控制信號(hào)PAR，則暫存元件106a的時(shí)鐘端d會(huì)在tr^接收到延遲后輸入時(shí)鐘VDclkl,因此，暫存元件106a的輸出端N!會(huì)在t沖Di之后才輸出延遲后控制信號(hào)LT1(如圖3所示)。由于此時(shí)延遲量D2、仏均為零，因此暫存元件106b的時(shí)鐘端C2會(huì)等待輸入時(shí)鐘Vw下一個(gè)正緣去觸發(fā)暫存元件106b，即At"然后再于時(shí)間tfHD一At2輸出延遲后控制信號(hào)LT2(如圖3所示)。同理，延遲后控制信號(hào)LT3會(huì)在時(shí)間t,+D!+At2+T輸出。請(qǐng)參考圖4，圖4是本發(fā)明延遲計(jì)數(shù)方法的一實(shí)施例的流程圖。本發(fā)明延遲計(jì)數(shù)方法是應(yīng)用于圖]所示的延遲計(jì)數(shù)器100，用來(lái)延遲存儲(chǔ)器存取控制信號(hào)PAR，其運(yùn)作簡(jiǎn)單地歸納如下步驟402:檢測(cè)該存儲(chǔ)器中特定信號(hào)(輸入時(shí)鐘V。lk)的頻率fclk;步驟404:判斷輸入時(shí)鐘Vw為高頻或低頻；若為高頻，則跳至步驟406;若為低頻，則跳至步驟412;步驟406:依據(jù)延遲量D"D2、03延遲輸入時(shí)鐘V^以分別產(chǎn)生延遲后輸入時(shí)鐘VD^、VDclk2、VDclk3;步驟408:依據(jù)延遲后輸入時(shí)鐘VDelkl、VDelk2、VD^與存儲(chǔ)器存取控制信號(hào)PAR來(lái)輸出對(duì)應(yīng)存儲(chǔ)器存取控制信號(hào)PAR的延遲后控制信號(hào)LT1、LT2與LT3,其中延遲后控制信號(hào)LT1的時(shí)序是早于延遲后控制信號(hào)LT2的時(shí)序，以及延遲后控制信號(hào)LT2的時(shí)序是早于延遲后控制信號(hào)LT3的時(shí)序；步驟410:分別于時(shí)間t,+3T+D脳、t,+4T+D腺、t一5T+D麗、ti+6T+D,輸出所需的延遲后控制信號(hào)LT4、延遲后控制信號(hào)LT5、延遲后控制信號(hào)LT6以及延遲后控制信號(hào)LT7;步驟412:將延遲量D:、03設(shè)為零；步驟414:利用延遲量Di去延遲輸入時(shí)鐘V。u;以及步驟416:于時(shí)間t,+D一At2輸出延遲后控制信號(hào)LT2,以及在時(shí)間t,+D^△t2+T輸出延遲后控制信號(hào)LT3。以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求范圍所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。權(quán)利要求1.一種應(yīng)用于存儲(chǔ)器的延遲計(jì)數(shù)器，用來(lái)延遲存儲(chǔ)器存取控制信號(hào)，該延遲計(jì)數(shù)器包含有時(shí)鐘延遲模塊，耦接于輸入時(shí)鐘，用來(lái)依據(jù)至少一延遲量延遲該輸入時(shí)鐘以產(chǎn)生延遲后輸入時(shí)鐘；頻率檢測(cè)器，耦接于該時(shí)鐘延遲單元，用來(lái)檢測(cè)該存儲(chǔ)器中特定信號(hào)的頻率以設(shè)定該延遲量；以及延遲控制信號(hào)產(chǎn)生模塊，耦接于該延遲后輸入時(shí)鐘、該輸入信號(hào)與該存儲(chǔ)器存取控制信號(hào)，用來(lái)分別依據(jù)該延遲后輸入時(shí)鐘與該輸出時(shí)鐘來(lái)輸出對(duì)應(yīng)該存儲(chǔ)器存取控制信號(hào)的第一延遲后控制信號(hào)與第二延遲后控制信號(hào)，其中該第一延遲后控制信號(hào)的時(shí)序是早于該第二延遲后控制信號(hào)的時(shí)序。2.根據(jù)權(quán)利要求1所述的延遲計(jì)數(shù)器，其中該時(shí)鐘延遲模塊包含有第一可控制時(shí)鐘延遲皁元，用來(lái)提供第一延遲量予該輸入時(shí)鐘以產(chǎn)生第一延遲后輸入時(shí)鐘；以及第二可控制時(shí)鐘延遲單元，用來(lái)提供第二延遲量予該輸入時(shí)鐘以產(chǎn)生第二延遲后輸入時(shí)鐘；該延遲控制信號(hào)產(chǎn)生模塊包含有第一暫存元件，依據(jù)該第一延遲后輸入時(shí)鐘的觸發(fā)來(lái)讀取該存儲(chǔ)器存取控制信號(hào)以產(chǎn)生該第一延遲后控制信號(hào)；以及第二暫存元件，依據(jù)該第二延遲后輸入時(shí)鐘的觸發(fā)來(lái)讀取該第一延遲后控制信號(hào)以產(chǎn)生第三延遲后控制信號(hào)；其中于檢測(cè)到該特定信號(hào)的該頻率對(duì)應(yīng)第一頻率時(shí)，該頻率檢測(cè)器會(huì)設(shè)定該第二延遲量為零，以及于檢測(cè)到該特定信號(hào)的該頻率對(duì)應(yīng)高于該第一頻率的第二頻率時(shí)，該頻率檢測(cè)器不會(huì)設(shè)定該第二延遲量為零。3.根據(jù)權(quán)利要求2所述的延遲計(jì)數(shù)器，其中該頻率檢測(cè)器還控制該第一延遲量于該第二頻率下的數(shù)值大于該第一頻率下的數(shù)值。4.根據(jù)權(quán)利要求1所述的延遲計(jì)數(shù)器，其中該特定信號(hào)為該存儲(chǔ)器的操作時(shí)鐘。5.根據(jù)權(quán)利要求1所述的延遲計(jì)數(shù)器，其中該頻率檢測(cè)器檢測(cè)該輸入時(shí)鐘，并依據(jù)檢測(cè)結(jié)果任意地設(shè)定該延遲量以適用于該輸入時(shí)鐘的任何頻率。6.—種應(yīng)用于存儲(chǔ)器的延遲計(jì)數(shù)方法，用來(lái)延遲存儲(chǔ)器存取控制信號(hào)，該方法包含有依據(jù)至少一延遲量延遲該輸入時(shí)鐘以產(chǎn)生延遲后輸入時(shí)鐘；檢測(cè)該存儲(chǔ)器中特定信號(hào)的頻率以設(shè)定該延遲量；以及號(hào)的第一延遲后控制信號(hào)與第二延遲后控制信號(hào)，其中該第一延遲后控制信號(hào)的時(shí)序是早于該第二延遲后控制信號(hào)的時(shí)序。7.根據(jù)權(quán)利要求6所述的方法，其中延遲該輸入時(shí)鐘包含有提供第一延遲量予該輸入時(shí)鐘以產(chǎn)生第一延遲后輸入時(shí)鐘；以及提供第二延遲量予該輸入時(shí)鐘以產(chǎn)生第二延遲后輸入時(shí)鐘；分別依據(jù)該延遲后輸入時(shí)鐘與該輸出時(shí)鐘來(lái)輸出對(duì)應(yīng)該存儲(chǔ)器存取控制信號(hào)的該第一延遲后控制信號(hào)與該第二延遲后控制信號(hào)包含有依據(jù)該第一延遲后輸入時(shí)鐘的觸發(fā)來(lái)讀取該存儲(chǔ)器存取控制信號(hào)以產(chǎn)生該第一延遲后控制信號(hào)；以及依據(jù)該第二延遲后輸入時(shí)鐘的觸發(fā)來(lái)讀取該第一延遲后控制信號(hào)以產(chǎn)生第三延遲后控制信號(hào)；其中于檢測(cè)到該特定信號(hào)的該頻率對(duì)應(yīng)第一頻率時(shí)，設(shè)定該第二延遲量為零，以及于檢測(cè)到該特定信號(hào)的該頻率對(duì)應(yīng)高于該第一頻率的第二頻率時(shí)，不設(shè)定該第二延遲量為零。8.根據(jù)權(quán)利要求7所述的方法，其中檢測(cè)該存儲(chǔ)器中該特定信號(hào)的該頻率還包含控制該第一延遲量于該第二頻率下的數(shù)值大于該第一頻率下的數(shù)值。9.根據(jù)權(quán)利要求6所述的方法，其中該特定信號(hào)為該存儲(chǔ)器的操作時(shí)鐘。全文摘要本發(fā)明是提供一種應(yīng)用于存儲(chǔ)器的延遲計(jì)數(shù)器，用來(lái)延遲存儲(chǔ)器存取控制信號(hào)。該延遲計(jì)數(shù)器包含有時(shí)鐘延遲模塊，用來(lái)依據(jù)至少一延遲量延遲該輸入時(shí)鐘以產(chǎn)生延遲后輸入時(shí)鐘；頻率檢測(cè)器，用來(lái)檢測(cè)該存儲(chǔ)器中特定信號(hào)的頻率以設(shè)定該延遲量；以及延遲控制信號(hào)產(chǎn)生模塊，用來(lái)分別依據(jù)該延遲后輸入時(shí)鐘與輸出時(shí)鐘來(lái)輸出對(duì)應(yīng)該存儲(chǔ)器存取控制信號(hào)的第一延遲后控制信號(hào)與第二延遲后控制信號(hào)，其中該第一延遲后控制信號(hào)的時(shí)序是早于該第二延遲后控制信號(hào)的時(shí)序。文檔編號(hào)G11C11/4076GK101149968SQ20061015430公開(kāi)日2008年3月26日申請(qǐng)日期2006年9月20日優(yōu)先權(quán)日2006年9月20日發(fā)明者鄭文昌申請(qǐng)人:南亞科技股份有限公司