專利名稱：一種無需靈敏放大器的sram體系電路的制作方法
技術(shù)領(lǐng)域：
SRAM電路是一種以陣列方式存儲(chǔ)數(shù)據(jù)，并能夠隨時(shí)改寫，隨時(shí)讀出的存儲(chǔ)電路。通常SRAM電路包括了存儲(chǔ)單元，預(yù)充電電路，靈敏放大器，二選一電路以及基本邏輯門組成的譯碼電路。其中，最核心的部分是存儲(chǔ)單元以及驅(qū)動(dòng)該單元的周圍的電路。一般說來，以6管結(jié)構(gòu)的SRAM作為單元陣列最為常見，圖1所示為基本的6管結(jié)構(gòu)的存儲(chǔ)單元。這種結(jié)構(gòu)的SRAM電路具有很低的靜態(tài)功耗，很高的抗噪容余以及高速的讀寫速度和比較容易的實(shí)現(xiàn)高集成度的SRAM陣列結(jié)構(gòu)。每一個(gè)存儲(chǔ)單元存儲(chǔ)一位的數(shù)據(jù)，我們共需要96×64×16個(gè)基本單元來實(shí)現(xiàn)96×64×16位的讀寫。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)器電路通常由核心部分(單位存儲(chǔ)單元陣列)和外圍電路(地址譯碼邏輯電路和與外界信號(hào)的接口電路)構(gòu)成。圖2為一個(gè)典型的存儲(chǔ)器芯片的框圖，圖中的存儲(chǔ)單元陣列通常使用正方形的結(jié)構(gòu)以減少外部譯碼電路的規(guī)模。通過以我們的芯片中的SRAM為例，含有96×64×16位的存儲(chǔ)單元，其中用8列8位的譯碼器來選擇行，用4列8位譯碼器來選擇列。這樣的結(jié)構(gòu)使得地址譯碼器所占芯片面積最少。
大多數(shù)芯片工作時(shí)采用行地址使能信號(hào)在選中行地址的同時(shí)，這些單元的列地址也被選中。被選中的數(shù)據(jù)位用來驅(qū)動(dòng)存儲(chǔ)器的輸出。有些存儲(chǔ)器設(shè)計(jì)位n位數(shù)據(jù)可兩項(xiàng)競(jìng)選出來。對(duì)這些存儲(chǔ)器，從n個(gè)列選中的數(shù)據(jù)連續(xù)驅(qū)動(dòng)n個(gè)數(shù)據(jù)輸出。另外一些附加電路，包括靈敏放大器、控制邏輯電路和三態(tài)輸入/輸出緩沖器等，主要用來實(shí)現(xiàn)存儲(chǔ)器的讀寫功能。然而存儲(chǔ)器存儲(chǔ)單元的數(shù)量和存儲(chǔ)單元陣列的結(jié)構(gòu)則是決定存儲(chǔ)器芯片規(guī)模的主要方面。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種無需靈敏放大器的SRAM體系電路，并且提供內(nèi)部時(shí)序電路。由于預(yù)充電電路在讀寫交替時(shí)將位數(shù)據(jù)線充電到高電位，SRAM單元的尺寸在讀出數(shù)據(jù)時(shí)只需滿足能夠有效的將一邊的電平拉低為0即可。時(shí)序電路為SRAM提供工作時(shí)序，包括讀寫控制信號(hào)，區(qū)間選擇信號(hào)等。時(shí)序電路中，通過延遲單元來產(chǎn)生恒定的word line寬度(約為10ns)，延遲單元通過RC結(jié)構(gòu)產(chǎn)生。SRAM單元采用經(jīng)典的6管結(jié)構(gòu)，設(shè)計(jì)尺寸上能夠同時(shí)滿足讀和寫的要求。設(shè)計(jì)尺寸對(duì)讀寫速度的影響能夠滿足所需的結(jié)果。
SRAM由3個(gè)區(qū)間組成，共有98304位的容量，每個(gè)地址單元是16位。這三個(gè)區(qū)間共提供1536位的顯示數(shù)據(jù)接口。SRAM包含了時(shí)序電路，預(yù)充電電路，存儲(chǔ)單元和輸出緩沖級(jí)電路。
為了應(yīng)對(duì)復(fù)雜的讀寫操作，比在如讀寫沖突或讀沖突的情況，確保SRAM能夠獨(dú)立完成相應(yīng)操作，或能夠忽略某些操作，在SRAM中加入了仲裁模塊來確保中斷操作的完成。


圖1為6管結(jié)構(gòu)的存儲(chǔ)單元；圖2為SRAM的整體框圖；圖3為預(yù)充電電路；圖4為2->4位的譯碼器；圖5為偽NMOS與非門；圖6為32位輸出的列譯碼器；圖7為時(shí)序控制電路；圖8為時(shí)序模塊的時(shí)序仿真波形；圖9為讀寫操作時(shí)序。
具體實(shí)施例方式
在閱讀以下各方面的詳細(xì)描述，還包括附圖的說明后，本發(fā)明的這些和其他優(yōu)點(diǎn)將顯現(xiàn)無疑。下面結(jié)合附圖對(duì)本發(fā)明作詳細(xì)說明。
2.1概述1、SRAM的組織結(jié)構(gòu)SRAM由3個(gè)區(qū)間組成，共有98304位的容量，每個(gè)地址單元是16位。區(qū)間0-區(qū)間2的物理結(jié)構(gòu)是按64行×32列排列存儲(chǔ)單元，邏輯結(jié)構(gòu)也是按64行×32列排列地址單元。這些區(qū)間對(duì)MPU則提供16位的訪問接口，對(duì)顯示模塊則提供512位的讀數(shù)據(jù)接口。這三個(gè)區(qū)間共提供1536位的顯示數(shù)據(jù)接口。SRAM包含了時(shí)序電路，預(yù)充電電路，存儲(chǔ)單元和輸出緩沖級(jí)。SRAM的接口信號(hào)有讀寫請(qǐng)求信號(hào)(read_req，write_req)，地址及數(shù)據(jù)總線，MPU讀指示信號(hào)(Mpu_read)。
2.2總體結(jié)構(gòu)SRAM采用如下結(jié)構(gòu)，如圖2。需要說明的是，列譯碼電路<23>在MPU進(jìn)行讀訪問時(shí)才進(jìn)行譯碼，來選擇某一個(gè)地址的16位的輸出。
2.3SRAM單元存儲(chǔ)陣列的基本單元為經(jīng)典的6管結(jié)構(gòu)。這種結(jié)構(gòu)在保證可靠性的前提下將面積減到最小。由于存儲(chǔ)器要求既有好的寫入能力，又有強(qiáng)的讀出能力，這就要求在設(shè)計(jì)上要有技巧，單元的尺寸也要保證適應(yīng)這種矛盾的關(guān)系。要將SRAM用作讀寫存儲(chǔ)器，就必須對(duì)每一個(gè)存儲(chǔ)單元進(jìn)行選擇處理，存儲(chǔ)陣列的每一行只有一條選擇線，該選擇線(word line)為高電平時(shí)，選中該行上的所有存儲(chǔ)單元，對(duì)應(yīng)每一列都有一對(duì)數(shù)據(jù)線以便對(duì)所選中的單元進(jìn)行讀寫操作。當(dāng)存儲(chǔ)器讀出時(shí)，該對(duì)數(shù)據(jù)線將所選存儲(chǔ)單元的內(nèi)容被置為互不電平，從邏輯的觀點(diǎn)出發(fā)，每個(gè)存儲(chǔ)單元進(jìn)需一條數(shù)據(jù)線即可。但是，存儲(chǔ)器在寫入時(shí)，所選中單元的數(shù)據(jù)線對(duì)必須置為互補(bǔ)電平以存儲(chǔ)需要的數(shù)據(jù)。
全CMOS晶體管的存儲(chǔ)單元作為SRAM陣列的基本結(jié)構(gòu)，如圖1所示，兩個(gè)交叉耦合的反相器連接兩個(gè)N溝道MOS管<12>、<13>，<12>、<13>的一端與bit line<16>、<17>相連，N溝道MOS管<13>將數(shù)據(jù)保存在該單元中，MOS管12將相反的數(shù)據(jù)寫入該單元中?？刂菩盘?hào)<14>為word line信號(hào)，由列譯碼產(chǎn)生，來打開<12>和<13>進(jìn)行讀或?qū)懙牟僮鳌榱舜_定基本單元的尺寸，一個(gè)簡(jiǎn)單的寬長比的推導(dǎo)可以得出合理的存儲(chǔ)單元的尺寸，經(jīng)過仿真得出最終結(jié)構(gòu)。
2.4預(yù)充電電路預(yù)充電結(jié)構(gòu)的作用在于將bit line<39>以及反相的bit line，即信號(hào)<40>上的數(shù)據(jù)清零。
時(shí)序電路的預(yù)充電信號(hào)輸出后經(jīng)過一級(jí)緩沖與圖3的預(yù)充電使能端<31>相連。P溝道MOS管<37>、<38>作為充電電阻要取最小尺寸。信號(hào)<31>在讀寫交替之間有效，為低時(shí)將<39>與<40>充到高電位，既實(shí)現(xiàn)清零作用。寫使能<32>與<31>類似，經(jīng)過緩沖級(jí)后與上圖相連。當(dāng)寫請(qǐng)求(write_req)來臨時(shí)，<32>打開，此時(shí)一對(duì)相反的數(shù)據(jù)<33>和<34>通過N溝道MOS管<35>和<36>寫到<39>和<40>上。等讀請(qǐng)求(read_req)到來時(shí)，<39>上的數(shù)據(jù)直接傳遞到輸出。
使能端32作為寫使能信號(hào)，其寬度與寫請(qǐng)求信號(hào)一致。信號(hào)在<32>打開后傳遞到<39>和<40>上。當(dāng)然，N溝道MOS管開關(guān)對(duì)高電平的傳遞很差，但預(yù)充電電路的在寫請(qǐng)求到來前已經(jīng)將<39>和<40>上的電平預(yù)充到高電位，從而彌補(bǔ)了N溝道MOS管開關(guān)的缺陷。在讀操作時(shí)，讀出信號(hào)可以依賴<39>、<40>兩邊的寄生電容來保持。這種結(jié)構(gòu)使得我們無需靈敏放大器來增強(qiáng)或保持讀出信號(hào)。在進(jìn)行寫操作時(shí)，<39>上的數(shù)據(jù)會(huì)通過一個(gè)反相器傳到下一級(jí)鎖存電路的輸入，但這時(shí)讀請(qǐng)求沒有來，所以鎖存電路不會(huì)打開，也不會(huì)出現(xiàn)誤讀的情況。
2.5譯碼器如圖4所示，這是一個(gè)3->8的簡(jiǎn)單譯碼器示意圖，每一個(gè)區(qū)間所用的8->132行譯碼器和5->32列譯碼器都是以這種結(jié)構(gòu)的譯碼器為基礎(chǔ)設(shè)計(jì)的。組成譯碼器的基本元件是與非門和反相器。行譯碼器中的反相器用來驅(qū)動(dòng)使能端<14>。<14>在一個(gè)區(qū)間中要驅(qū)動(dòng)64級(jí)柵級(jí)電容，所以信號(hào)<14>驅(qū)動(dòng)存儲(chǔ)單元陣列之前，應(yīng)增加緩沖來提高譯碼器的驅(qū)動(dòng)?xùn)艠O的能力。同時(shí)在每一列也要加入反相緩沖，一個(gè)區(qū)間共插入32個(gè)反相緩沖，而行譯碼器則需要64個(gè)反相緩沖。因此，譯碼電路將占用很大的芯片面積。為節(jié)省面積，我們?cè)诹凶g碼和行譯碼的輸出級(jí)的與非門結(jié)構(gòu)使用偽NMOS結(jié)構(gòu)，如圖5所示。其中，使能端為寫信號(hào)脈沖或讀信號(hào)脈沖。圖5中的P溝道MOS管<51>的導(dǎo)通電阻很大，以便使其下拉電平能夠接近0。圖6為行譯碼器的基本結(jié)構(gòu)，圖中的<61>、<62>為圖5所示的3->8譯碼器。該列譯碼又5位編碼輸入，寫信號(hào)脈沖pulse1和讀信號(hào)脈沖pulse2分別接時(shí)序電路的寫使能信號(hào)<73>和信號(hào)<74>。信號(hào)<74>為CPU讀出的鎖存電路的觸發(fā)信號(hào)，從而實(shí)現(xiàn)MPU讀訪問按列輸出。Y0-Y31，Z0-Z31分別為寫操作和讀操作時(shí)的列譯碼輸出。
2.6時(shí)序控制電路時(shí)序電路模塊的輸出信號(hào)隨寫請(qǐng)求和讀請(qǐng)求來實(shí)現(xiàn)SRAM讀寫的操作。預(yù)充電信號(hào)<71>經(jīng)過一級(jí)緩沖后就是信號(hào)<31>，該信號(hào)在讀寫沒有到來時(shí)為低，實(shí)現(xiàn)信號(hào)<39>、<40>的清零。word line信號(hào)<72>在讀或?qū)懙絹碇笥行?，但延遲10ns，寫使能信號(hào)<73>在寫到來時(shí)打開，作為寫入信號(hào)的觸發(fā)脈沖，經(jīng)譯碼后將寫數(shù)據(jù)經(jīng)<39>、<40>寫入存儲(chǔ)單元。讀請(qǐng)求到來時(shí)，鎖存信號(hào)<74>作為第一級(jí)鎖存起的觸發(fā)信號(hào)，將讀出數(shù)據(jù)鎖存起來；信號(hào)<75>與<73>一樣作為列譯碼其的觸發(fā)脈沖，但是作為列讀出的選擇信號(hào)的觸發(fā)脈沖。
圖8和圖9分別示出了時(shí)序電路的輸出經(jīng)過譯碼后的時(shí)序圖。該圖所示為MPU寫/讀操作的情況，顯示數(shù)據(jù)模式與此類似。圖8所示，在<72>打開前<73>就已經(jīng)打開了，信號(hào)<721>在讀請(qǐng)求來時(shí)才打開，信號(hào)<722>在寫請(qǐng)求來時(shí)才打開；<72>經(jīng)譯碼器后將第1行置為高；圖9所示，<72>使得第0行的word line打開后將某一列中的存儲(chǔ)單元的數(shù)據(jù)改寫；bit line信號(hào)通過MOS管<35>、<36>與存儲(chǔ)單元相連，信號(hào)<31>則在讀寫之間有效，信號(hào)<71>關(guān)閉后寫數(shù)據(jù)被寫到數(shù)據(jù)線<39>、<40>上；而信號(hào)<721>有效后，存儲(chǔ)單元的數(shù)據(jù)又被讀到數(shù)據(jù)線<39>、<40>上。鎖存電路將讀出數(shù)據(jù)采樣并保持，鎖存電路采樣后輸出的存儲(chǔ)單元里的值。由于顯示數(shù)據(jù)的輸出要經(jīng)過較長的走線，所以每一位的輸出還要經(jīng)過輸出緩沖電路來提高數(shù)據(jù)的輸出能力。
權(quán)利要求
1.所述SRAM共有98304位的容量，分為3個(gè)區(qū)間，每個(gè)地址單元是16位。其特征在于區(qū)間0-區(qū)間2的物理結(jié)構(gòu)是按64行×32列排列存儲(chǔ)單元。這些區(qū)間對(duì)MPU提供16位的訪問接口，對(duì)顯示模塊則提供512位的讀數(shù)據(jù)接口。這三個(gè)區(qū)間共提供1536位的顯示數(shù)據(jù)接口。
2.如權(quán)利要求1所述的結(jié)構(gòu)，其特征在于SRAM包含了基本單元存儲(chǔ)陣列。該存儲(chǔ)單元的尺寸規(guī)格采用0.35um工藝的6管結(jié)構(gòu)。與權(quán)利要求3所述的預(yù)充電電路結(jié)合，從而確定出該6管結(jié)構(gòu)的寬長比。
3.如權(quán)利要求1所述的結(jié)構(gòu)，其特征在于包含了無需靈敏放大器的預(yù)充電電路。預(yù)充電電路的使能信號(hào)可以通過權(quán)利要求6所述的時(shí)序產(chǎn)生電路來控制。該信號(hào)在讀寫請(qǐng)求無效時(shí)才進(jìn)行充電操作。該操作起到數(shù)據(jù)線的清零以及讀出數(shù)據(jù)的修復(fù)的作用。
4.如權(quán)利要求1所述的結(jié)構(gòu)，其特征在于包含了行、列地址譯碼電路。行列地址譯碼需要如權(quán)利要求6所述的時(shí)序產(chǎn)生電路提供的觸發(fā)信號(hào)，該觸發(fā)信號(hào)作為讀寫請(qǐng)求的響應(yīng)信號(hào)可以實(shí)現(xiàn)對(duì)存儲(chǔ)單元的數(shù)據(jù)寫入或讀出。而在顯示模塊訪問時(shí)，列地址譯碼不工作，行地址譯碼將不同行的數(shù)據(jù)掃描到顯示模塊的數(shù)據(jù)總線上。
5.如權(quán)利要求1所述的結(jié)構(gòu)，其特征在于包含了顯示模塊每一位的輸出所必須經(jīng)過的輸出緩沖電路。
6.如權(quán)利要求1所述的結(jié)構(gòu)，其特征在于包含了時(shí)序產(chǎn)生電路。時(shí)序產(chǎn)生電路為SRAM的讀寫操作提供時(shí)序控制信號(hào)。該模塊能夠判斷如權(quán)利要求8所述的MPU讀寫請(qǐng)求、顯示模塊讀請(qǐng)求的不同訪問源，從而輸出相應(yīng)的讀寫控制信號(hào)?？刂菩盘?hào)包含了如權(quán)利要求3、4、5所述的控制信號(hào)。
7.如權(quán)利要求6所述的時(shí)序產(chǎn)生電路，其特征在于在讀出數(shù)據(jù)時(shí)的數(shù)據(jù)鎖存信號(hào)，能夠?qū)⒆x操作時(shí)讀到數(shù)據(jù)線上的數(shù)據(jù)鎖存住。不同的是，MPU讀訪問時(shí)，只需接一級(jí)鎖存電路，而顯示模塊訪問時(shí)則需要兩級(jí)鎖存電路。兩級(jí)鎖存電路的觸發(fā)信號(hào)相隔一定的時(shí)間，第二級(jí)鎖存電路的觸發(fā)信號(hào)同時(shí)作為讀請(qǐng)求結(jié)束的標(biāo)識(shí)信號(hào)反饋到權(quán)利要求9所述的仲裁模塊。
8.如權(quán)利要求1所述的結(jié)構(gòu)，其特征在于包含了SRAM圖像顯示數(shù)據(jù)的兩個(gè)訪問源，一個(gè)是MPU接口模塊，另一個(gè)是顯示模塊。MPU接口模塊可以讀寫SRAM，進(jìn)行顯示數(shù)據(jù)更新，來源可以是外部控制器和內(nèi)部2D圖像加速器。
9.權(quán)利要求8的兩個(gè)訪問源作為訪問仲裁模塊包含兩個(gè)子模塊，其特征在于一個(gè)是仲裁電路模塊，另一個(gè)是總線復(fù)接電路模塊。仲裁電路完成對(duì)兩個(gè)模塊訪問請(qǐng)求的仲裁，輸出SRAM讀寫請(qǐng)求信號(hào)、MPU讀寫數(shù)據(jù)鎖存信號(hào)、SRAM訪問地址鎖存信號(hào)、MPU讀指示信號(hào)、訪問總線切換信號(hào)?？偩€復(fù)接模塊完成兩個(gè)訪問總線與SRAM總線的連接，主要完成SRAM的譯碼，MPU輸出總線的匯接，讀寫地址及數(shù)據(jù)的鎖存。
10.MPU接口有SRAM讀和寫兩路數(shù)據(jù)總線，其特征在于顯示電路模塊只有讀數(shù)據(jù)總線且直接輸出到顯示模塊，而在進(jìn)行顯示模塊輸出時(shí)，無需經(jīng)過列地址選擇譯碼電路，此時(shí)讀操作對(duì)SRAM的訪問為整行即3個(gè)區(qū)間的操作。由于SRAM對(duì)MPU側(cè)的讀寫數(shù)據(jù)總線寬度為18位，而輸出到顯示模塊的數(shù)據(jù)總線寬度為96×16＝1536位。
全文摘要
本發(fā)明提供一種無需靈敏放大器的SRAM體系電路，并且提供內(nèi)部時(shí)序電路。SRAM單元采用經(jīng)典的6管結(jié)構(gòu)，由于預(yù)充電電路在讀寫交替時(shí)將位數(shù)據(jù)線充電到高電位，該SRAM電路的單元的尺寸在讀出數(shù)據(jù)時(shí)只需滿足能夠有效的將一邊的電平拉低到地即可，設(shè)計(jì)尺寸能夠同時(shí)滿足讀和寫的要求。SRAM工作的時(shí)序被由電路中的時(shí)序模塊來提供。時(shí)序電路的輸出決定了讀寫速度，在電路中滿足存儲(chǔ)器工作所需的時(shí)序。
文檔編號(hào)G11C8/00GK101034585SQ20061005816
公開日2007年9月12日 申請(qǐng)日期2006年3月8日 優(yōu)先權(quán)日2006年3月8日
發(fā)明者林豐成, 林昕 申請(qǐng)人:天利半導(dǎo)體(深圳)有限公司