專(zhuān)利名稱(chēng)：一種改良的感測(cè)放大器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及感測(cè)放大器，特別是關(guān)于一種改良的高速感測(cè)放大器(senseamplifier)。
背景技術(shù)：
典型地，感測(cè)放大器被用來(lái)讀取存儲(chǔ)器陣列(例如只讀存儲(chǔ)器)中存儲(chǔ)單元(memory cell)的狀態(tài)(“0”或“1”)。一個(gè)只讀存儲(chǔ)器陣列可能包含數(shù)以百萬(wàn)的存儲(chǔ)單元被安排在列及行中，在一行中的每一存儲(chǔ)單元的源極可以被連接到一條行源極線(xiàn)，而且在感測(cè)放大器讀取受選存儲(chǔ)單元期間，受選存儲(chǔ)單元的行源極線(xiàn)可以被接到參考電位或接地。在一行中的每一存儲(chǔ)單元的漏極連接到一獨(dú)立的位元線(xiàn)(bit line)，亦稱(chēng)行漏極線(xiàn)，而且在感測(cè)放大器讀取受選存儲(chǔ)單元期間，受選存儲(chǔ)單元的行漏極線(xiàn)連接到該感測(cè)放大器的輸入。在一列中的每一存儲(chǔ)單元的控制柵極連接到一條字元線(xiàn)，而且在讀取受選存儲(chǔ)單元期間，該受選存儲(chǔ)單元的字元線(xiàn)(word line)連接到預(yù)先決定的電壓。
在讀取操作期間，流過(guò)受選存儲(chǔ)單元的電流與參考電流比較，以決定受選存儲(chǔ)單元是否被程序化“0”或“1”。參考電路連接到一電流感測(cè)放大器的輸入，該電流感測(cè)放大器的輸出連接到差動(dòng)放大器的一側(cè)。在受選存儲(chǔ)單元被讀取時(shí)，該差動(dòng)放大器比較該電流感測(cè)放大器的輸出電壓與另一連接受選存儲(chǔ)單元的電流感測(cè)放大器的輸出電壓。如果參考電路包含一存儲(chǔ)單元其本質(zhì)上與被讀取存儲(chǔ)單元相同，為達(dá)到一參考電流介于被程序化為“0”的受選存儲(chǔ)單元電流及被程式化為“1”的受選存儲(chǔ)單元電流之間，通常必須破壞電流感測(cè)放大器的平衡。
在感測(cè)放大器中，控制時(shí)脈的時(shí)序(timing)的精準(zhǔn)控制是達(dá)到高速操作的條件之一，然而，由于不同的制程死角、溫度及電壓，使得控制時(shí)脈缺乏良好的追蹤能力而導(dǎo)致感測(cè)放大器的速度難以提升。參考頒布給楊念釗的美國(guó)專(zhuān)利第5771196號(hào)為例，其控制電路包括三個(gè)部分，即地址轉(zhuǎn)移脈沖(AddressTransition Pulse；ATP)產(chǎn)生器、預(yù)充電(precharge)信號(hào)PCB產(chǎn)生器及閂鎖(latch)信號(hào)LATB產(chǎn)生器，其地址轉(zhuǎn)移脈沖信號(hào)ATP作為控制時(shí)脈例如預(yù)充電信號(hào)PCB、閂鎖信號(hào)LATB及感測(cè)放大器致能信號(hào)SAB的觸發(fā)源，其預(yù)充電信號(hào)PCB應(yīng)該為字元線(xiàn)延遲及位元線(xiàn)拉升(pull-up)延遲當(dāng)中較慢的那一個(gè)。對(duì)于平板只讀存儲(chǔ)器而言，其字元線(xiàn)延遲遠(yuǎn)大于位元線(xiàn)拉升延遲，因此，通常由字元線(xiàn)延遲主控預(yù)充電信號(hào)PCB，而閂鎖信號(hào)LATB的寬度應(yīng)該大于預(yù)充電信號(hào)PCB的寬度，預(yù)充電信號(hào)PCB與閂鎖信號(hào)LATB二者之間的時(shí)間差必須選擇使其足以閂鎖正確的數(shù)據(jù)，而其與感測(cè)時(shí)間有關(guān)，感測(cè)時(shí)間直接正比于單元電流。閂鎖信號(hào)LATB為由預(yù)充電信號(hào)PCB再加上延遲時(shí)間產(chǎn)生而來(lái)，該延遲時(shí)間受控于來(lái)自小陳列(mini-array)的單元電流，并且，預(yù)充電信號(hào)PCB在閂鎖信號(hào)LATB之后的數(shù)納秒(nanosecond)后走高，以確保正確的數(shù)據(jù)被閂鎖。在習(xí)知技術(shù)中，控制信號(hào)為利用RC(即字元線(xiàn))延遲及邏輯門(mén)延遲參考小陣列的單元電流來(lái)產(chǎn)生。由于在不同的制程死角、溫度及電壓下控制時(shí)脈的追蹤能力不佳，因此很難改善速度。

發(fā)明內(nèi)容
本發(fā)明的目的，在于提出一種用于高速感測(cè)放大器的控制時(shí)脈產(chǎn)生器及控制時(shí)脈產(chǎn)生方法，其控制時(shí)脈的產(chǎn)生結(jié)合RC延遲、門(mén)延遲及來(lái)自參考感測(cè)放大器的參考感測(cè)延遲，因而獲得良好的追蹤效果，不畏制程死角、溫度及電壓的變動(dòng)。
根據(jù)本發(fā)明，一種時(shí)脈產(chǎn)生器以地址轉(zhuǎn)移脈沖信號(hào)作為觸發(fā)源，該時(shí)脈產(chǎn)生器包括第一RC延遲裝置，所述地址轉(zhuǎn)移脈沖信號(hào)和地址轉(zhuǎn)移脈沖信號(hào)經(jīng)過(guò)該第一RC延遲裝置產(chǎn)生的信號(hào)同時(shí)輸入至一門(mén)電路，以產(chǎn)生一預(yù)充電信號(hào)；第二RC延遲裝置，所述地址轉(zhuǎn)移脈沖信號(hào)和地址轉(zhuǎn)移脈沖信號(hào)經(jīng)過(guò)該第二RC延遲裝置后產(chǎn)生的信號(hào)同時(shí)輸入門(mén)電路后產(chǎn)生的信號(hào)，輸入至第一門(mén)延遲裝置，然后輸入至一參考感測(cè)延遲裝置，以產(chǎn)生一閂鎖信號(hào)；以及第二門(mén)延遲裝置，所述閂鎖信號(hào)經(jīng)過(guò)該第二門(mén)延遲裝置產(chǎn)生一感測(cè)放大器致能信號(hào)。
在一較佳實(shí)施例中，該產(chǎn)生閂鎖信號(hào)的電路包含三條路徑，其中主要的路徑為將該地址轉(zhuǎn)移脈沖信號(hào)經(jīng)過(guò)RC延遲、門(mén)延遲及參考感測(cè)延遲，另外二條路徑則是為該主要路徑所生的延遲的前后分別加上一保護(hù)時(shí)間間隔(guardtime)，以確保所產(chǎn)生的閂鎖信號(hào)落在安全范圍內(nèi)，第二路徑是將該預(yù)充電信號(hào)經(jīng)過(guò)RC延遲及門(mén)延遲，使得該閂鎖信號(hào)對(duì)預(yù)充電信號(hào)的延遲不超過(guò)一最大值，而第三路徑則是將地址轉(zhuǎn)移脈沖信號(hào)經(jīng)過(guò)RC延遲與門(mén)延遲，使得該閂鎖信號(hào)對(duì)預(yù)充電信號(hào)的延遲不低于一最小值。
本發(fā)明更提供一種改良的感測(cè)放大器電路，以產(chǎn)生一感測(cè)延遲。該感測(cè)放大器包括一參考數(shù)據(jù)線(xiàn)，以連接至一模擬單元電流的小陣列；一感測(cè)路徑，連接于第一電源電壓與該參考數(shù)據(jù)線(xiàn)之間，該感測(cè)路徑通過(guò)一傳遞晶體管的一側(cè)連接所述參考數(shù)據(jù)線(xiàn)，所述傳遞晶體管的另一側(cè)連接一感測(cè)節(jié)點(diǎn)，該感測(cè)路徑還包括一輸入晶體管連接所述感測(cè)節(jié)點(diǎn)，該輸入晶體管具有一柵極連接一輸入信號(hào)；一預(yù)充電路徑，連接于第二電源電壓與所述參考數(shù)據(jù)線(xiàn)之間，該預(yù)充電路徑通過(guò)一與所述傳遞晶體管共柵極的晶體管連接所述參考數(shù)據(jù)線(xiàn)；以及一閂鎖電路，連接所述感測(cè)節(jié)點(diǎn)，以響應(yīng)所述輸入信號(hào)而產(chǎn)生一輸出信號(hào)。
還包括一偏壓連接所述傳遞晶體管及共柵極晶體管。
所述感測(cè)路徑還包括一二極管介于所述第一電源電壓與輸入晶體管之間。
所述二極管為選自PMOS、NMOS及空乏型NMOS所組成的群組。
所述傳遞晶體管及共柵極晶體管的尺寸比例決定一感測(cè)延遲時(shí)間。
該感測(cè)放大器包括一參考數(shù)據(jù)線(xiàn)，以耦接至模擬單元電流的小陣列。該感測(cè)放大器并分離預(yù)充電路徑與感測(cè)路徑，且以共柵極的MOS(Metal OxideSemiconductor)對(duì)分別連接預(yù)充電路徑與感測(cè)路徑，通過(guò)改變?cè)揗OS對(duì)的尺寸比例來(lái)調(diào)整感測(cè)延遲時(shí)間。
本發(fā)明還提供一種用于高速感測(cè)放大器的控制時(shí)脈產(chǎn)生方法，其以地址轉(zhuǎn)移脈沖信號(hào)為觸發(fā)源，該方法包括下列步驟將地址轉(zhuǎn)移脈沖信號(hào)經(jīng)過(guò)第一延遲后產(chǎn)生的信號(hào)與地址轉(zhuǎn)移脈沖信號(hào)同時(shí)輸入至門(mén)電路，以產(chǎn)生一預(yù)充電信號(hào)；將地址轉(zhuǎn)移脈沖信號(hào)和地址轉(zhuǎn)移脈沖信號(hào)經(jīng)過(guò)第二RC延遲的信號(hào)輸入至門(mén)電路后產(chǎn)生的信號(hào)，進(jìn)行第一門(mén)延遲及一參考感測(cè)延遲，以產(chǎn)生一閂鎖信號(hào)；以及將所述閂鎖信號(hào)進(jìn)行第二門(mén)延遲，以產(chǎn)生一感測(cè)放大器致能信號(hào)。
上述方法還包括將所述預(yù)充電信號(hào)進(jìn)行第三RC延遲及第三門(mén)延遲，以產(chǎn)生第一保護(hù)時(shí)間間隔提供給所述閂鎖信號(hào)。
上述方法還包括對(duì)所述地址轉(zhuǎn)移脈沖信號(hào)進(jìn)行第三RC延遲及第三門(mén)延遲，以產(chǎn)生第二保護(hù)時(shí)間間隔提供給所述閂鎖信號(hào)。
因此，本發(fā)明的時(shí)脈產(chǎn)生器具有非常近似實(shí)際的感測(cè)延遲，進(jìn)而為具有制程死角、溫度或電壓變動(dòng)的高速感測(cè)放大器提供良好的追蹤效果。


圖1為感測(cè)放大器中產(chǎn)生控制信號(hào)PCB、LATB及SAB的控制電路架構(gòu)；圖2為根據(jù)本發(fā)明的時(shí)脈產(chǎn)生器的較佳實(shí)施例；圖3為根據(jù)本發(fā)明的參考感測(cè)放大器的較佳實(shí)施例；圖4為一個(gè)典型的RC延遲電路；圖5為一個(gè)典型的門(mén)延遲電路；圖6為根據(jù)本發(fā)明的控制信號(hào)的時(shí)序圖。
具體實(shí)施例方式
圖1為一方塊圖，表示用于感測(cè)放大器的控制信號(hào)的產(chǎn)生架構(gòu)，其中地址轉(zhuǎn)移脈沖產(chǎn)生器10根據(jù)晶片致能信號(hào)PCEB產(chǎn)生地址轉(zhuǎn)移脈沖信號(hào)ATP，再通過(guò)時(shí)脈產(chǎn)生器20產(chǎn)生預(yù)充電信號(hào)PCB、閂鎖信號(hào)LATB及感測(cè)放大器致能信號(hào)SAB等三個(gè)控制信號(hào)。
時(shí)脈產(chǎn)生器20的一個(gè)較佳實(shí)施例顯示在圖2中，其以地址轉(zhuǎn)移脈沖信號(hào)ATP為觸發(fā)源產(chǎn)生所需的控制時(shí)脈。在時(shí)脈產(chǎn)生器20中，為產(chǎn)生預(yù)充電信號(hào)PCB，與非門(mén)(NAND gate)21a的兩個(gè)輸入端分別連接地址轉(zhuǎn)移脈沖信號(hào)ATP及其經(jīng)過(guò)RC延遲22a的信號(hào)，與非門(mén)21a的輸出再經(jīng)過(guò)反相器(inverter)23a，即產(chǎn)生預(yù)充電信號(hào)PCB。產(chǎn)生閂鎖信號(hào)LATB的電路較為復(fù)雜，其包括三條路徑Path1、Path2及Path3，主要的延遲時(shí)間由路徑Path2決定，其將地址轉(zhuǎn)移脈沖信號(hào)ATP及其經(jīng)過(guò)RC延遲22b的信號(hào)一同經(jīng)過(guò)與非門(mén)21b及反相器23b后，再將輸出經(jīng)過(guò)門(mén)延遲26及參考感測(cè)延遲27，此外，路徑Path1將前述反相器23a的輸出信號(hào)經(jīng)過(guò)RC延遲24及門(mén)延遲25，路徑Path3將地址轉(zhuǎn)移脈沖信號(hào)ATP及其經(jīng)過(guò)RC延遲22c的信號(hào)經(jīng)過(guò)與非門(mén)21c及反相器23c后，再經(jīng)過(guò)門(mén)延遲28，然后結(jié)合三條路徑Path1、Path2及Path3所產(chǎn)生的延遲，詳言之，前述參考感測(cè)延遲27的輸出經(jīng)過(guò)反相器29后，與門(mén)延遲28的輸出一同經(jīng)過(guò)或非門(mén)30及反相器31，再與前述門(mén)延遲25的輸出一同經(jīng)過(guò)與非門(mén)32及反相器33，以產(chǎn)生閂鎖信號(hào)LATB。在前述的操作中，閂鎖信號(hào)LATB的時(shí)序由路徑Path2主控，另兩條路徑Path1及Path3為閂鎖信號(hào)LATB加入保護(hù)時(shí)間間隔，使閂鎖信號(hào)LATB確保落在安全范圍內(nèi)。換言之，閂鎖信號(hào)LATB的最小延遲被路徑Path3控制，最大延遲則被路徑Path1控制。將前述反相器33的輸出再經(jīng)過(guò)門(mén)延遲34，即產(chǎn)生感測(cè)放大器致能信號(hào)SAB。
為獲得良好的追蹤效果，上述參考感測(cè)延遲27應(yīng)該盡可能接近實(shí)際電路的感測(cè)延遲，圖3提供一個(gè)改良的感測(cè)放大器40以達(dá)到這個(gè)目的。在感測(cè)放大器40中，預(yù)充電路徑與感測(cè)路徑被分離，感測(cè)路徑由電源VDD經(jīng)MOS47、41及42至參考數(shù)據(jù)線(xiàn)DLref所建立而成，而預(yù)充電路徑則是由電源VDD經(jīng)MOS48及42R至參考數(shù)據(jù)線(xiàn)DLref所建立而成。參考數(shù)據(jù)線(xiàn)DLref連接至模擬單元電流的小陣列。NMOS42作為傳遞晶體管，且與MOS42R為共柵極，并且被或非門(mén)43的輸出Vx所偏壓。預(yù)充電信號(hào)PCB作為感測(cè)放大器40的輸入IN，施加在PMOS41的柵極上。感測(cè)節(jié)點(diǎn)Vz的電壓信號(hào)經(jīng)過(guò)由MOS44a、44b、45a及45b所組成的反相器電路，以及由反相器46a及46b所組成的閂鎖電路，而產(chǎn)生輸出信號(hào)OUT。在感測(cè)路徑中，PMOS47被連接成二極管，如此可以降低感測(cè)節(jié)點(diǎn)Vz的電壓擾動(dòng)(swing)及縮短感測(cè)時(shí)間，而不干擾參考數(shù)據(jù)線(xiàn)DLref的預(yù)充電機(jī)制，并且通過(guò)在安全范圍內(nèi)增加NMOS 42的尺寸而改善感測(cè)速度。作為二極管的PMOS(Positive MOS)47也可以改用NMOS(Negative MOS)或空乏型NMOS(Depletion mode NMOS)取代。另一方面，預(yù)充電電流也可以調(diào)整，其通過(guò)改變NMOS48及42R的尺寸而達(dá)成，因此，對(duì)參考數(shù)據(jù)線(xiàn)DLref的預(yù)充電也可以受到良好的控制，而不阻礙感測(cè)速度。此感測(cè)放大器40的參考感測(cè)延遲時(shí)間可以利用改變NMOS42及42R的尺寸比例來(lái)調(diào)整。
圖2中的RC延遲可以使用已經(jīng)商用的或習(xí)知的任何RC延遲電路來(lái)達(dá)成，圖4所示的電路為一個(gè)范例。RC延遲50的輸入IN與輸出OUT之間包括一串的反相器51及52、電阻53以及反相器56及57，反相器56的輸入端與參考電位或接地端之間連接MOS54，后者的柵極連接至反相器52的輸入端，同時(shí)，反相器56的輸入端連接一個(gè)NMOS接成的電容55。
圖2中的門(mén)延遲亦可使用已經(jīng)商用的或習(xí)知的任何門(mén)延遲電路來(lái)達(dá)成，圖5所示的電路為一個(gè)范例。門(mén)延遲60的輸入IN與輸出OUT之間包括一串的反相器61、62、64及66，反相器64的輸入端及輸出端各連接一個(gè)NMOS接成的電容63及65。
圖6為一個(gè)時(shí)序圖，其顯示利用前述電路所產(chǎn)生的幾個(gè)信號(hào)之間的相對(duì)關(guān)系。首先，地址轉(zhuǎn)移脈沖信號(hào)ATP為響應(yīng)晶片致能信號(hào)PCEB及地址信號(hào)ADD所產(chǎn)生出來(lái)，如前面所述，其他的控制信號(hào)皆為響應(yīng)該地址轉(zhuǎn)移脈沖信號(hào)ATP所產(chǎn)生出來(lái)。在T1期間，預(yù)充電信號(hào)PCB、閂鎖信號(hào)LATB及感測(cè)放大器致能信號(hào)SAB被產(chǎn)生出來(lái)，而且，由于延遲的關(guān)系，閂鎖信號(hào)LATB及感測(cè)放大器致能信號(hào)SAB二者的寬度皆較預(yù)充電信號(hào)PCB的寬度長(zhǎng)。在此期間，感測(cè)節(jié)點(diǎn)Vz的電壓將被拉升至低于電源電壓VDD一個(gè)二極管導(dǎo)通電壓的準(zhǔn)位(由于二極管47介于電源電壓VDD與PMOS41之間的緣故)，因此，此期間可以被認(rèn)為是預(yù)充電期間。接著，在T2期間，預(yù)充電信號(hào)PCB走高，此時(shí)，感測(cè)節(jié)點(diǎn)Vz的電壓可以被改變，其將根據(jù)讀取的數(shù)據(jù)而維持在高準(zhǔn)位或降至預(yù)定的準(zhǔn)位，因此，此期間可以被認(rèn)為是感測(cè)期間。在T3期間，閂鎖信號(hào)LATB走高，然后數(shù)據(jù)被感測(cè)放大器40中的閂鎖電路鎖住，而感測(cè)放大器致能信號(hào)SAB較閂鎖信號(hào)LATB晚一些走高，以確保正確的數(shù)據(jù)被鎖住。在T3期間之后，感測(cè)放大器40可以關(guān)閉以降低耗能，而輸出驅(qū)動(dòng)器開(kāi)啟，因而正確的數(shù)據(jù)出現(xiàn)在數(shù)據(jù)輸出總線(xiàn)上，如圖中的數(shù)據(jù)輸出信號(hào)DOUT所示。
以上對(duì)于實(shí)施例所作的敘述的目的是為了闡明本發(fā)明，而無(wú)意對(duì)本發(fā)明進(jìn)行限定，基于以上的說(shuō)明或從本發(fā)明的實(shí)施例學(xué)習(xí)而作修改或變化是可能的，因此，本發(fā)明的技術(shù)思想企圖應(yīng)由本案的權(quán)利要求范圍及其均等來(lái)決定。
權(quán)利要求
1.一種改良的感測(cè)放大器，其特征在于該感測(cè)放大器包括一參考數(shù)據(jù)線(xiàn)，以連接至一模擬單元電流的小陣列；一感測(cè)路徑，連接于第一電源電壓與該參考數(shù)據(jù)線(xiàn)之間，該感測(cè)路徑通過(guò)一傳遞晶體管的一側(cè)連接所述參考數(shù)據(jù)線(xiàn)，所述傳遞晶體管的另一側(cè)連接一感測(cè)節(jié)點(diǎn)，該感測(cè)路徑還包括一輸入晶體管連接所述感測(cè)節(jié)點(diǎn)，該輸入晶體管具有一柵極連接一輸入信號(hào)；一預(yù)充電路徑，連接于第二電源電壓與所述參考數(shù)據(jù)線(xiàn)之間，該預(yù)充電路徑通過(guò)一與所述傳遞晶體管共柵極的晶體管連接所述參考數(shù)據(jù)線(xiàn)；以及一閂鎖電路，連接所述感測(cè)節(jié)點(diǎn)，以響應(yīng)所述輸入信號(hào)而產(chǎn)生一輸出信號(hào)。
2.如權(quán)利要求1所述的感測(cè)放大器，其特征在于還包括一偏壓連接所述傳遞晶體管及共柵極晶體管。
3.如權(quán)利要求1所述的感測(cè)放大器，其特征在于所述感測(cè)路徑還包括一二極管介于所述第一電源電壓與輸入晶體管之間。
4.如權(quán)利要求3所述的感測(cè)放大器，其特征在于所述二極管為選自PMOS、NMOS及空乏型NMOS所組成的群組。
5.如權(quán)利要求1所述的感測(cè)放大器，其特征在于所述傳遞晶體管及共柵極晶體管的尺寸比例決定一感測(cè)延遲時(shí)間。
全文摘要
本發(fā)明提供一種改良的感測(cè)放大器，以產(chǎn)生一感測(cè)延遲。該感測(cè)放大器包括一參考數(shù)據(jù)線(xiàn)，以耦接至模擬單元電流的小陣列。該感測(cè)放大器并分離預(yù)充電路徑與感測(cè)路徑，且以共柵極的MOS(Metal Oxide Semiconductor)對(duì)分別連接預(yù)充電路徑與感測(cè)路徑，通過(guò)改變?cè)揗OS對(duì)的尺寸比例來(lái)調(diào)整感測(cè)延遲時(shí)間。
文檔編號(hào)G11C11/409GK1811979SQ20061000737
公開(kāi)日2006年8月2日 申請(qǐng)日期2002年7月2日 優(yōu)先權(quán)日2002年7月2日
發(fā)明者李育威, 徐曉陽(yáng) 申請(qǐng)人:旺宏電子股份有限公司