專(zhuān)利名稱(chēng)：改進(jìn)存儲(chǔ)裝置中的動(dòng)態(tài)刷新的設(shè)備及方法
改進(jìn)存儲(chǔ)裝置中的動(dòng)態(tài)刷新的設(shè)備及方法技術(shù)領(lǐng)域
—般來(lái)說(shuō)，本發(fā)明涉及減小集成電路所消耗的功率的數(shù)量， 以及更具體來(lái)說(shuō)，涉及減小動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)所消耗的備用 功率。
技術(shù)背景
—種典型的DRAM存儲(chǔ)裝置由各包括晶體管和電容器的多個(gè) 存儲(chǔ)單元組成。各存儲(chǔ)單元以電壓形式存儲(chǔ)一位數(shù)據(jù)。高電壓電平(例 如3 V)表示邏輯'T，，而低電壓電平(例如0 V)則表示邏輯"0"。 存儲(chǔ)單元可按照陣列排列，其中的各存儲(chǔ)單元連接到字線(xiàn)和數(shù)字線(xiàn) (digitline) 。 DRAM還可包括諸如驅(qū)動(dòng)器、讀出放大器、輸入/輸出 裝置和電源等的外圍設(shè)備，它們其中還用來(lái)標(biāo)識(shí)存儲(chǔ)單元、存取存儲(chǔ) 單元、在存儲(chǔ)單元中存儲(chǔ)信息以及從存儲(chǔ)單元中讀取信息。
與DRAM相關(guān)的一種特性在于，各個(gè)單元的電容器上存儲(chǔ)的 電壓由于泄漏電流而趨向于隨時(shí)間消耗。因此，DRAM的單元必須定期 刷新，以便確保其中所存儲(chǔ)的數(shù)據(jù)的完整性。刷新操作一般包括讀出 某些存儲(chǔ)單元中保存的數(shù)據(jù)，然后再把來(lái)自讀出放大器的數(shù)據(jù)恢復(fù)到 存儲(chǔ)單元中的全CMOS邏輯電平。在刷新操作必須完成之前(即在存儲(chǔ) 單元丟失其存儲(chǔ)電荷之前)可經(jīng)過(guò)的最大時(shí)間量稱(chēng)作刷新速率。由于其 結(jié)構(gòu)，DRAM可能具有多個(gè)刷新速率，取決于它們的操作才莫式。例如， 以備用模式進(jìn)行操作的DRAM (例如當(dāng)數(shù)字線(xiàn)被均衡并預(yù)先充電至 Vcc/2、以及字線(xiàn)纟皮斷開(kāi)時(shí))可具有稱(chēng)作"靜態(tài)刷新速率"的一個(gè)刷新 速率，而以活動(dòng)才莫式進(jìn)行操作的同一個(gè)DRAM(例如當(dāng)讀出》丈大器為活 動(dòng)并且數(shù)字線(xiàn)被強(qiáng)制到CMOS邏輯電平(Vcc和GND)時(shí))具有稱(chēng)作"動(dòng)態(tài) 刷新速率"的另一個(gè)刷新速率。
DRAM使用的備用功率或"自刷新"電流的數(shù)量取決于刷新 速率。備用功率和自刷新電流可通過(guò)以DRAM可能的最慢刷新速率進(jìn)行 刷新來(lái)減小。例如，偽靜態(tài)隨機(jī)存取存儲(chǔ)器(PSRAM)可能具有大約1000 mS的靜態(tài)刷新速率(即單元每隔1000 mS需要進(jìn)行刷新)以及大約100 mS的動(dòng)態(tài)刷新速率(即單元每隔100 mS需要進(jìn)行刷新)。與每隔100 mS (即動(dòng)態(tài)刷新速率)刷新PSRAM相比，每隔1000 mS (即以靜態(tài)刷新速 率)刷新PSRAM將消耗更少備用功率和自刷新電流，因?yàn)樗⑿虏僮鞲?執(zhí)行。但是，由于DRAM存儲(chǔ)器陣列必須以備用和活動(dòng)模式進(jìn)行操作， 因此，更快的動(dòng)態(tài)刷新速率設(shè)置裝置的整體刷新速率。因此，刷新速 率設(shè)置在最壞情況條件(在此為100 mS刷新速率)，以便確保存儲(chǔ)數(shù)據(jù) 的完整性。因此，需要用于利用更長(zhǎng)的可用刷新速率、從而減小備用模 式期間存儲(chǔ)裝置中的電流并克服先有技術(shù)固有的其它限制的設(shè)備及方 法。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)方面涉及具有時(shí)間延遲部分和重置部分的超 時(shí)發(fā)生器電路。時(shí)間延遲部分可定義預(yù)定時(shí)間延遲間隔。超時(shí)發(fā)生器 電路可用于產(chǎn)生用于關(guān)閉存儲(chǔ)裝置中的活動(dòng)字線(xiàn)的"關(guān)閉"信號(hào)。超 時(shí)發(fā)生器可與存儲(chǔ)裝置的控制邏輯中的地址變換檢測(cè)器結(jié)合使用。本發(fā)明的另 一個(gè)方面涉及用于關(guān)閉存儲(chǔ)器陣列中的活動(dòng)字 線(xiàn)的方法。該方法包括響應(yīng)活動(dòng)才莫式信號(hào)而產(chǎn)生控制脈沖，響應(yīng)控制 脈沖而激法測(cè)量預(yù)定時(shí)間延遲間隔的計(jì)時(shí)器，響應(yīng)預(yù)定時(shí)間延遲間隔 的到期而產(chǎn)生關(guān)閉信號(hào)，以及響應(yīng)關(guān)閉信號(hào)而關(guān)閉活動(dòng)字線(xiàn)。


為了使本發(fā)明能夠易于理解和實(shí)施，現(xiàn)在為了說(shuō)明而不是限 制性目的，結(jié)合以下附圖來(lái)描述本發(fā)明，附圖包括圖1說(shuō)明根據(jù)一個(gè)實(shí)施例、釆用偽靜態(tài)隨機(jī)存取存儲(chǔ)器 (PSRAM)的系統(tǒng)的框圖。2說(shuō)明根據(jù)一個(gè)實(shí)施例、圖1的PSRAM的框圖。 3是圖2的PSRAM陣列的一部分的簡(jiǎn)化示意圖。 4是根據(jù)先有技術(shù)的字線(xiàn)驅(qū)動(dòng)器的示意圖。 5是框圖，說(shuō)明根據(jù)一個(gè)實(shí)施例、圖2的PSRAM 14的一
6是根據(jù)一個(gè)實(shí)施例、圖5的超時(shí)發(fā)生器電路的示意圖。 7說(shuō)明根據(jù)一個(gè)實(shí)施例、圖6的超時(shí)發(fā)生器電路的時(shí)序
8是根據(jù)一個(gè)實(shí)施例、圖5的字線(xiàn)驅(qū)動(dòng)器的電路示意圖。 9是根據(jù)一個(gè)實(shí)施例、圖5的地址變換檢測(cè)器電路的示意
IO說(shuō)明根據(jù)一個(gè)實(shí)施例、圖9的地址變換檢測(cè)器電路的
具體實(shí)施例方式圖1說(shuō)明由與偽靜態(tài)隨機(jī)存取存儲(chǔ)器(PSRAM)14進(jìn)行通信的 微處理器、微控制器、ASIC等12組成的系統(tǒng)10的框圖。本領(lǐng)域的技 術(shù)人員應(yīng)當(dāng)非常清楚，可采用其它類(lèi)型的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 (DRAM),仍然保持在本發(fā)明的范圍之內(nèi)。各種信號(hào)在處理器12與PSRAM 14之間共享。例如，ADDRESS、 DATA、 /CE、 /WE和/OE信號(hào)(本領(lǐng)域已 知的)如圖l所示。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)非常清楚，所述信號(hào)只是用 于示范的目的而不是要限制本發(fā)明。來(lái)看圖2，說(shuō)明PSRAM 14的框圖。PSRAM 14由主存儲(chǔ)器陣 列30和其它配套電路組成。主存儲(chǔ)器陣列30還可分為多個(gè)子陣列(即 30-1、 30-2、 30-3、 ...30-n)。本領(lǐng)域的技術(shù)人員會(huì)知道，在用于對(duì)主 存儲(chǔ)器陣列30寫(xiě)入或讀出信息的組件中，配套電路還可包括控制邏輯 16、地址解碼器18、列解碼器22和行解碼器24。另外，本領(lǐng)域的技 術(shù)人員會(huì)知道，可能包含沒(méi)有詳細(xì)公開(kāi)的其它配套電路，因?yàn)樗鼈儾?構(gòu)成本發(fā)明的特征。圖
圖
圖 部分。圖
。圖 〖謝7]。圖
時(shí)序圖。
圖3是圖2的存儲(chǔ)器陣列30的簡(jiǎn)化示意圖。如圖所示，存 儲(chǔ)器陣列30可稱(chēng)作開(kāi)放數(shù)字線(xiàn)陣列，但是本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)非常 清楚，可采用DRAM體系結(jié)構(gòu)(例如折疊數(shù)字線(xiàn)DRAM存儲(chǔ)器陣列)，而 仍然保持在本發(fā)明的范圍之內(nèi)。陣列30包括多個(gè)存儲(chǔ)單元或存儲(chǔ)位0nbU)31,其中的每個(gè) 包括mbit晶體管32和存儲(chǔ)電容器33。 mbit 31能夠以其電容器33上 的存儲(chǔ)電荷的形式來(lái)保存二進(jìn)制信息。mbit晶體管32作為設(shè)置在mbit 電容器33與其相關(guān)數(shù)字線(xiàn)(例如D1、 Dl'、 D2、 D2')之間的開(kāi)關(guān)進(jìn)行操 作。mbit晶體管32采用在相關(guān)字線(xiàn)(例如WLO、 WL1、 WL2、 WL3)上經(jīng) 由字線(xiàn)驅(qū)動(dòng)器35所提供的信號(hào)進(jìn)行操作(即激活/去激活)。存取mbit 31產(chǎn)生被存取mbit電容器33與其相應(yīng)的數(shù)字線(xiàn) (例如D1、 Dl'、 D2、 D2')之間的電荷共用。如果;f支存取mbit電容器33 包含已存儲(chǔ)邏輯一(例如Vcc)，則電容器與數(shù)字線(xiàn)之間的電荷使相應(yīng) 數(shù)字線(xiàn)(例如D1、 Dl'、 D2、 D2')上的電壓增加。如果^皮存取mbit電容 器33包含已存儲(chǔ)邏輯零(例如0 V)，則電荷共用使相應(yīng)數(shù)字線(xiàn)(例如 Dl、 Dl'、 D2、 D2')上的電壓減小。由于數(shù)字線(xiàn)在陣列存取操作之前被 預(yù)先充電到Vcc/2，因此情況是這樣的。數(shù)字線(xiàn)(例如D1、 Dl'、 D2、 D2')連接到例如用于確定被存取mbit 31中存儲(chǔ)的電荷是邏輯一還是 邏輯零的外圍設(shè)備36。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)非常清楚，圖l所示的 陣列30的大小(即，具有八個(gè)mbit31,四個(gè)字線(xiàn)WLO、 WL1、 WL2、 WL3, 以及兩個(gè)數(shù)字線(xiàn)對(duì)D1-D1'、 D2-D2')用于示范目的，以及具有不同大小 和布局的的陣列處于本發(fā)明的范圍之內(nèi)。在圖3中，假定mbit 31a (即位于相交數(shù)字線(xiàn)Dl和字線(xiàn)WLO 處的mbit)在讀操作中被存取。首先，通過(guò)把數(shù)字線(xiàn)D1、 Dl'連接到電 壓源(例如采用均衡裝置(未示出)把數(shù)字線(xiàn)Dl、 Dl'連接到電源源 Vcc/2)，數(shù)字線(xiàn)D1、 Dl'被預(yù)先充電到預(yù)定電壓電平(例如Vcc/2)。數(shù) 字線(xiàn)D1、 Dl'則與電壓源絕緣(例如采用絕緣裝置(未示出))，但是，由 于固有電容，數(shù)字線(xiàn)D1、 Dl'在Vcc/2電壓電平上浮動(dòng)。然后，相關(guān)字線(xiàn)驅(qū)動(dòng)器35把字線(xiàn)WLO驅(qū)動(dòng)至少一個(gè)晶體管門(mén)限電壓(Vth)高于Vcc 的電壓。這個(gè)電壓電平可表示為Vccp或Vpp。這個(gè)電壓激活mbit晶 體管32a,并允許mbit電容器33a與數(shù)字線(xiàn)Dl之間的電荷共用。如果mbit電容器33a包含已存儲(chǔ)邏輯一(例如Vcc),則電 荷共用使數(shù)字線(xiàn)D1上的電壓增加。如果mbit電容器33a包含已存儲(chǔ) 邏輯零(例如OV),則電荷共用使數(shù)字線(xiàn)D1上的電壓減小。應(yīng)當(dāng)注意，
如與Dl和WLO的寄生耦合而可能略有改變)。數(shù)字線(xiàn)Dl、 Dh之間的 差分電壓由外圍設(shè)備36 (例如讀出放大器(未示出))讀取。讀出一般表 示一對(duì)數(shù)字線(xiàn)(例如D1-D1'、 D2-D2')之間的差分電壓(即數(shù)字線(xiàn)信號(hào)) 的放大。已激活字線(xiàn)(在此為WLO)可在活動(dòng)字線(xiàn)上的其它mbit 31被 讀取之前保持被激活。例如，可完成"突發(fā)讀取"，其中通過(guò)WLO進(jìn) 行選通的mbit晶體管32的各mbit 31(例如mbit 31a、 mbit 31b等) 同時(shí)由設(shè)置在各mbit的相關(guān)數(shù)字線(xiàn)(例如用于mbit 31a的D1-D1'、用 于mbU 31b的D2-D2')上的外圍設(shè)備36來(lái)讀取。字線(xiàn)通常在接收到激 活另一個(gè)字線(xiàn)(例如WL1、 WL2、 WL3等)的信號(hào)之前或者在陣列30進(jìn)入 備用模式之前保持被激活。當(dāng)補(bǔ)充數(shù)字線(xiàn)對(duì)D1-D1'等處于CMOS電平時(shí)(例如當(dāng)讀出》文 大器36 ;故激活時(shí))，mbit晶體管32a在其端子上具有全漏-源極電壓 Vds (即Vds-Vcc-OV)，如附加到相同數(shù)字線(xiàn)對(duì)上的mbit單元31中的 所有其它mbit晶體管32 —樣。這些非存取mbit單元31在這些偏置 條件下趨向于以加速速率丟失其存儲(chǔ)電荷，因?yàn)槁?源極泄漏電流與
Vds成正比。因此，存儲(chǔ)器陣列30的刷新速率必須保持在其最壞情況 的刷新速率上。例如，以上所述的PSRAM必須以其100 mS的動(dòng)態(tài)刷新 速率來(lái)刷新。圖4是典型字線(xiàn)驅(qū)動(dòng)器的電路示意圖。圖4所示的電路示意 圖可稱(chēng)作CMOS驅(qū)動(dòng)器。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)非常清楚，可釆用其它類(lèi)型的字線(xiàn)驅(qū)動(dòng)器，而仍然保持在本發(fā)明的范圍之內(nèi)。預(yù)先充電(PC)
信號(hào)和地址信號(hào)(RA和RBout)其中還可用來(lái)控制字線(xiàn)驅(qū)動(dòng)器。 一般來(lái) 說(shuō)，當(dāng)字線(xiàn)驅(qū)動(dòng)器處于活動(dòng)才莫式時(shí)，M6導(dǎo)通，M7不導(dǎo)通，以及字線(xiàn)WL 被驅(qū)動(dòng)到Vccp。相反，當(dāng)字線(xiàn)驅(qū)動(dòng)器處于備用模式時(shí)，M7導(dǎo)通，M6 不導(dǎo)通，以及字線(xiàn)WL由負(fù)字線(xiàn)電壓發(fā)生器38驅(qū)動(dòng)到NEGWL (或者其它 某個(gè)電位、如OV)。如上所述，已激活字線(xiàn)通常在接收到激活另一個(gè) 字線(xiàn)(例如WL1、 WL2、 WL3等)的信號(hào)之前或者在陣列30進(jìn)/v備用才莫式 之前保持被激活。圖5是框圖，說(shuō)明根據(jù)一個(gè)實(shí)施例、結(jié)合了控制邏輯16的 PSRAM 14的一部分?？刂七壿?6其中還包括地址變換檢測(cè)器電路51 和超時(shí)發(fā)生器電路46。地址變換檢測(cè)器電路51每當(dāng)由存儲(chǔ)器陣列30 接收活動(dòng)模式信號(hào)時(shí)產(chǎn)生地址變換檢測(cè)脈沖(ATD)。活動(dòng)模式信號(hào)表示 被發(fā)出以便使存儲(chǔ)器陣列30進(jìn)入活動(dòng)才莫式的信號(hào)和/或在存儲(chǔ)器陣列 30處于活動(dòng)才莫式時(shí)發(fā)出的信號(hào)。例如，活動(dòng)模式信號(hào)可包括地址信號(hào) 和/或控制信號(hào)，它們祐:施加到存儲(chǔ)裝置引腳，表明正請(qǐng)求讀和/或?qū)?操作。ATD脈沖被輸入超時(shí)發(fā)生器電路46，它產(chǎn)生關(guān)閉字線(xiàn)(CloseWL) 控制信號(hào)。CloseWL控制信號(hào)輸出到一個(gè)或多個(gè)字線(xiàn)驅(qū)動(dòng)器35,它們 驅(qū)動(dòng)陣列30的字線(xiàn)(WL0、 WL1、 WL2、 WL3),如以上結(jié)合圖3所述。在一個(gè)實(shí)施例中，控制邏輯16的作用一般如下所迷 一旦 產(chǎn)生ATD脈沖(例如對(duì)于讀或?qū)懖僮髡?qǐng)求接收字線(xiàn)"活動(dòng)"命令時(shí))， 超時(shí)發(fā)生器電路46啟動(dòng)計(jì)時(shí)器。如果在計(jì)時(shí)器設(shè)置的預(yù)定時(shí)間間隔 (例如10 ^S)內(nèi)沒(méi)有接收到新的讀或?qū)懨?，則CloseWL控制信號(hào)被 斷言，以及活動(dòng)字線(xiàn)自動(dòng)^皮關(guān)閉。當(dāng)前實(shí)施例中的控制邏輯16的功能 符合"異步SRAM類(lèi)"PSRAM接口，如下所述
(a) 如果地址變換檢測(cè)器51所檢測(cè)的命令為讀命令，則讀數(shù)據(jù)被鎖 存在輸出緩沖器上，以及活動(dòng)字線(xiàn)可在之后的任何時(shí)間被關(guān)閉。
(b) 如果地址變換檢測(cè)器51所檢測(cè)的命令為異步寫(xiě)命令，則寫(xiě)使能 (/we)低信號(hào)和寫(xiě)數(shù)據(jù)信號(hào)在稍后時(shí)間不同時(shí)凈皮斷言。通過(guò)把數(shù)據(jù)表寫(xiě)周期時(shí)間設(shè)置成等于內(nèi)部時(shí)間延遲的長(zhǎng)度(例如〈10 ^s),則數(shù)據(jù)表可 保證寫(xiě)操作不會(huì)超過(guò)內(nèi)部時(shí)間延遲的長(zhǎng)度(例如10 nS)。這樣，數(shù)據(jù) 表保證寫(xiě)命令決不會(huì)被CloseWL控制信號(hào)中斷。施加IO ^S最大寫(xiě)周 期時(shí)間沒(méi)有負(fù)擔(dān)，因?yàn)榈湫偷膶?xiě)命令在大多數(shù)系統(tǒng)中以最小周期時(shí)間 60 nS-70 nS來(lái)完成。
在圖6所示的實(shí)施例中，時(shí)間延遲部分包括pMOS晶體管 MIO、電阻器49、電容器50和反相器47、 48。晶體管M10的漏極連接 到電壓源(例如Vcc),以及晶體管M10的源極在結(jié)點(diǎn)A連接到電阻器 49的一端。晶體管Ml 0通過(guò)地址變換檢測(cè)器電路51的輸出進(jìn)行選通(即 通過(guò)脈沖ATD)。電阻器49的另一端在結(jié)點(diǎn)B并聯(lián)到電容器50以及反 向器47的輸入端。電容器50的另一端接地(GND)。反相器47和48級(jí) 聯(lián)，使得反相器47的輸出被提供給反相器48的輸入。反相器48的輸 出連接到字線(xiàn)驅(qū)動(dòng)器35，并攜帶控制信號(hào)CloseWL。
另外，重置部分包括nMOS晶體管Mil和M12。晶體管Mil 的源極和漏極分別連接到pMOS晶體管M10的源極(在結(jié)點(diǎn)A)和接地。 晶體管M12的源極和漏極分別連接到結(jié)點(diǎn)B和接地。晶體管Ml以及 M12均通過(guò)地址變換檢測(cè)器電路51的輸出進(jìn)行選通(即通過(guò)脈沖 ATD)。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)非常清楚，可采用其它組件、電路和/ 或配置，而仍然保持在本發(fā)明的范圍之內(nèi)。
在操作中，超時(shí)發(fā)生器電路46每當(dāng)活動(dòng)模式信號(hào)被斷言(例 如表明讀或?qū)懖僮?時(shí)接收由地址變換檢測(cè)器51所產(chǎn)生的ATD脈沖。 當(dāng)ATD變成低電平時(shí)，pMOS晶體管M10被激活，nMOS晶體管Mil和 M12^皮去激活。在結(jié)點(diǎn)B以電阻器49和電容器50所組成的RC網(wǎng)絡(luò)所 _沒(méi)置的時(shí)間延遲3艮隨結(jié)點(diǎn)A的同時(shí)，結(jié)點(diǎn)A迅速^皮^立到Vcc。 CloseWL 信號(hào)在節(jié)點(diǎn)B達(dá)到足以超過(guò)反相器47和48的門(mén)限電壓的電壓電平之后變成高電平。
當(dāng)ATD變?yōu)楦唠娖綍r(shí)，pMOS晶體管M10被去激活，nMOS晶 體管Ml 1和Ml2被激活，結(jié)點(diǎn)A和B迅速被拉到地，以及C1 os eWL信 號(hào)立即被強(qiáng)制為低電平。如果新的ATD脈沖在預(yù)定時(shí)間間隔到期之前 被斷言，則晶體管Mll和M12實(shí)際上提供"快速重置"機(jī)制以便重置 RC延遲。
現(xiàn)在參照?qǐng)D7,每當(dāng)檢測(cè)到活動(dòng)模式信號(hào)時(shí)，通常為低電平 的地址變換檢測(cè)器51的輸出在數(shù)納秒變?yōu)楦唠娖健Ｔ趖l (即在ATD脈 沖的上升沿)，結(jié)點(diǎn)A和B以及CloseWL均變?yōu)榈碗娖?。在t2 (即在ATD 脈沖的下降沿)，在結(jié)點(diǎn)B以電阻器49和電容器50所組成的RC網(wǎng)絡(luò) 所設(shè)置的時(shí)間延遲跟隨結(jié)點(diǎn)A的同.時(shí)，結(jié)點(diǎn)A迅速^皮拉到Vcc。在t3， 在延遲Dt (例如10 ^S)之后，結(jié)點(diǎn)B已經(jīng)達(dá)到足以超過(guò)反相器47和48 的門(mén)限電壓的某個(gè)電壓，以及CloseWL變?yōu)楦唠娖?因而對(duì)相關(guān)字線(xiàn)去 激活)。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)非常清楚，延遲數(shù)量Dt可易于通過(guò)改變 電阻器49和電容器50所提供的RC時(shí)間常數(shù)來(lái)調(diào)節(jié)。另外，本領(lǐng)域的 技術(shù)人員非常清楚，可采用其它組件來(lái)提供預(yù)期的延遲數(shù)量。
繼續(xù)在t4， ^r測(cè)另一個(gè)活動(dòng)才莫式信號(hào)并產(chǎn)生ATD脈沖；結(jié) 點(diǎn)A和B以及CloseWL均變?yōu)榈碗娖?。在t5,在結(jié)點(diǎn)B以電阻器49 和電容器50所組成的RC網(wǎng)絡(luò)所設(shè)置的時(shí)間延遲跟隨結(jié)點(diǎn)A的同時(shí)， 結(jié)點(diǎn)A迅速被拉到Vcc。但是，在經(jīng)過(guò)延遲Dt并且CloseWL信號(hào)被強(qiáng) 制為高電平之前，檢測(cè)另一個(gè)活動(dòng)才莫式信號(hào)，并且在t6產(chǎn)生另一個(gè) ATD脈沖。在CloseWL保持為低電平的同時(shí)，結(jié)點(diǎn)A和B變?yōu)榈碗娖健?在t7,在結(jié)點(diǎn)B以電阻器49和電容器50所組成的RC網(wǎng)絡(luò)所設(shè)置的 時(shí)間延遲跟隨結(jié)點(diǎn)A的同時(shí)，結(jié)點(diǎn)A再次迅速;f皮拉到Vcc。在t8，結(jié) 點(diǎn)B已經(jīng)達(dá)到足以超過(guò)反相器47和48的門(mén)限電壓的電壓，以及 CloseWL變?yōu)楦唠娖?因而對(duì)相關(guān)字線(xiàn)去激活)。實(shí)際上，RC延遲在t6 被重置，以及CloseWL在t8之前(即在自t7以來(lái)的Dt之后)不變?yōu)楦?電平。
圖8是根據(jù)一個(gè)實(shí)施例、圖5的字線(xiàn)驅(qū)動(dòng)器35的電路示意 圖。 一般來(lái)說(shuō)，當(dāng)字線(xiàn)驅(qū)動(dòng)器處于活動(dòng)才莫式時(shí)，M6導(dǎo)通，M7不導(dǎo)通， 以及字線(xiàn)WL被驅(qū)動(dòng)到Vccp。相反，當(dāng)字線(xiàn)驅(qū)動(dòng)器處于備用才莫式時(shí)， M7導(dǎo)通，M6不導(dǎo)通，以及字線(xiàn)WL由負(fù)字線(xiàn)電壓發(fā)生器38驅(qū)動(dòng)到 NEGWL(或者其它某個(gè)電位，如0 V)。
如上所述，先有技術(shù)裝置中的已激活字線(xiàn)通常在接收到激活 另一個(gè)字線(xiàn)(例如WL1、 WL2、 WL3等)的信號(hào)之前或者在陣列30進(jìn)入備 用模式之前保持被激活。相反，當(dāng)前實(shí)施例的字線(xiàn)驅(qū)動(dòng)器35對(duì)CloseWL 控制信號(hào)作出響應(yīng)(除了預(yù)先充電(PC)信號(hào)和地址信號(hào)(RA和RBout) 之外)。
如圖8所示，ClosefL控制信號(hào)施加到反相器39的輸入。 反相器39的輸出提供給電平轉(zhuǎn)換器電路40、以及提供給NAND門(mén)電路 42的輸入和MND門(mén)電路43的輸入，電平轉(zhuǎn)換器電路40把電平轉(zhuǎn)換 器電路40的輸入(即0 V—Vcc)上的反相器CloseWL控制信號(hào)的低電 壓擺動(dòng)電平"電平轉(zhuǎn)換"為電平轉(zhuǎn)換器電路40的輸出(即0 V—Vccp) 上的高電壓電平。電平轉(zhuǎn)換器電路40的輸出施加到預(yù)先充電(PC)信號(hào) 線(xiàn)。NAND門(mén)電路42的第二輸入端接收信號(hào)RA，而NAND門(mén)電路43的 笫二輸入端則接收信號(hào)RBout。 NAND門(mén)電路42的輸出由反相器44進(jìn) 行反相，并施加到晶體管M2的柵極。NAND門(mén)電路43的輸出祐反相并 施加到晶體管M2的源極。因此，在^皮施加時(shí)，ClosefL控制信號(hào)通過(guò) 把字線(xiàn)WL驅(qū)動(dòng)到負(fù)字線(xiàn)電壓(NEGWL)對(duì)字線(xiàn)驅(qū)動(dòng)器35去激活。
圖9是根據(jù)一個(gè)實(shí)施例、圖5的地址變換檢測(cè)器電路51的 示意圖。反相器52接收地址輸入信號(hào)，并產(chǎn)生信號(hào)"a"，，它^皮饋送 到反相器53和NAND門(mén)電路61的輸入端。反相器53產(chǎn)生信號(hào)"a，，(即"a"，的補(bǔ)充)，它#1饋送到NAND門(mén)電路60的輸入端。NAND門(mén)電路60 和NAND門(mén)電路61分別產(chǎn)生信號(hào)al'和al。 NAND門(mén)電路60的輸出(即 al') #1饋送到NAND門(mén)電路61的輸入端和N0R門(mén)電路62的輸入端，而 NAND門(mén)電路61的輸出(即al)則被饋送到NAND門(mén)電路60的輸入端和NOR門(mén)電路63的輸入端。使能ATD信號(hào)由反相器54進(jìn)行反相，并被 饋送到NOR門(mén)電路62和NOR門(mén)電路63的輸入端，它們分別產(chǎn)生互補(bǔ) 信號(hào)a2和a2*。
信號(hào)a2由反相器55進(jìn)行反相，饋送到延遲電路64,以及 由反相器56進(jìn)行反相以產(chǎn)生信號(hào)a2DLY。晶體管P0和N2采用信號(hào) a2DLY進(jìn)行選通，而晶體管Pl和Nl則通過(guò)信號(hào)a2進(jìn)行選通。類(lèi)似地， 信號(hào)a2'由反相器57進(jìn)行反相，饋送到延遲電路65，以及由反相器58 進(jìn)行反相以產(chǎn)生信號(hào)a2'DLY。晶體管NO和P2采用信號(hào)a2'DLY進(jìn)行選 通，而晶體管P3和N3則通過(guò)信號(hào)a2'進(jìn)行選通。
圖IO說(shuō)明根據(jù)一個(gè)實(shí)施例、圖9所示的地址變換檢測(cè)電路 51的若干波形。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)非常清楚，信號(hào)a2、 a2'、 a2DLY 和a2'DLY響應(yīng)地址輸入信號(hào)而產(chǎn)生。此外，本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)非 常清楚，n溝道疊層NO-Nl或N2-N3將響應(yīng)a2、 a2'、 a2DLY和a2'DLY 而導(dǎo)電，如圖IO的波形所示。具體來(lái)說(shuō)，短ATD脈沖響應(yīng)地址輸入信 號(hào)上的上升或下降沿而產(chǎn)生。此外，本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)非常清楚， 地址變換檢測(cè)器電路51輸出的ATD脈沖的寬度取決于延遲電路64、 65所產(chǎn)生的延遲。在當(dāng)前實(shí)施例中，延遲電路64、 65所產(chǎn)生的延遲 大約為.1-3 ns。因此，地址變換檢測(cè)器電路51輸出的ATD脈沖的寬 度大約為1-3 ns。
應(yīng)當(dāng)知道，本發(fā)明的上述實(shí)施例只是用于說(shuō)明。本領(lǐng)域的技 術(shù)人員可設(shè)計(jì)許多備選實(shí)施例，而沒(méi)有背離以下權(quán)利要求書(shū)的范圍。
權(quán)利要求
1. 一種超時(shí)發(fā)生器電路(46)，包括時(shí)間延遲部分(M10，47，48，49，50)，用于定義預(yù)定時(shí)間延遲間隔；以及重置部分(M11，M12)，所述超時(shí)發(fā)生器電路用于產(chǎn)生用于關(guān)閉存儲(chǔ)裝置中的活動(dòng)字線(xiàn)的關(guān)閉信號(hào)。
2. 如權(quán)利要求1所述的超時(shí)發(fā)生器電路(46)，其特征在于，所述 時(shí)間延遲部分包括電阻元件(49)和電容元件(50),以及所述預(yù)定時(shí)間 延遲間隔由RC時(shí)間常數(shù)來(lái)定義。
3. 如權(quán)利要求1所述的超時(shí)發(fā)生器電路(46)，其特征在于，所述 時(shí)間延遲部分可用于在接收控制脈沖之后在所述預(yù)定時(shí)間延遲間隔產(chǎn) 生所述關(guān)閉信號(hào)。
4. 如權(quán)利要求1所述的超時(shí)發(fā)生器電路(46),其特征在于，所述 重置部分可用于每當(dāng)由所述超時(shí)發(fā)生器電路接收控制脈沖時(shí)重新開(kāi)始 所述預(yù)定時(shí)間延遲間隔。
5. —種用于存儲(chǔ)裝置的控制邏輯(16)，包括 地址變換檢測(cè)器(51)，用于產(chǎn)生控制脈沖；以及 對(duì)所述控制脈沖作出響應(yīng)的超時(shí)發(fā)生器電路(46),所述超時(shí)發(fā)生器電路包括時(shí)間延遲部分(M10，47，48，49, 50),用于定義預(yù)定時(shí)間延遲間隔；以及重置部分(Mil, M12)，所述超時(shí)發(fā)生器電路用于產(chǎn)生用于關(guān)閉所述 存儲(chǔ)裝置中的活動(dòng)字線(xiàn)的關(guān)閉信號(hào)。
6. 如權(quán)利要求5所述的控制邏輯(16)，其特征在于，所述地址變 換檢測(cè)器可用于每當(dāng)對(duì)于所述存儲(chǔ)裝置斷言活動(dòng)才莫式信號(hào)時(shí)生成所述 控制樂(lè)P中。
7. 如權(quán)利要求5所述的控制邏輯(16)，其特征在于，所述時(shí)間延遲部分包括電阻元件(49)和電容元件(50),以及所述預(yù)定時(shí)間延遲間 隔由RC時(shí)間常數(shù)來(lái)定義。
8. 如權(quán)利要求5所迷的控制邏輯(16),其特征在于，所述時(shí)間延 遲部分可用于在接收所述控制脈沖之后在所述預(yù)定時(shí)間延遲間隔產(chǎn)生 所述關(guān)閉信號(hào)。
9. 如權(quán)利要求5所述的控制邏輯(16),其特征在于，所述重置部 分可用于在接收所述控制脈沖之后重新開(kāi)始所述預(yù)定時(shí)間延遲間隔。
10. —種存儲(chǔ)裝置，包括存儲(chǔ)器陣列(30),具有多個(gè)存儲(chǔ)單元(31)、多個(gè)字線(xiàn)(WL0,WL1) 和多個(gè)數(shù)字線(xiàn)(D1，D1')，其中所述存儲(chǔ)單元是所述字線(xiàn)和所述數(shù)字線(xiàn) 可存取的；用于激活所述字線(xiàn)的至少一個(gè)的字線(xiàn)驅(qū)動(dòng)器(35),所述字線(xiàn)驅(qū)動(dòng) 器對(duì)關(guān)閉信號(hào)作出響應(yīng)；以及 控制邏輯(16)，包括地址變換檢測(cè)器(51)，用于產(chǎn)生控制脈沖；以及 對(duì)所述控制脈沖作出響應(yīng)的超時(shí)發(fā)生器電路(46),所述超時(shí)發(fā)生 器電路包括時(shí)間延遲部分(MIO， 47， 48， 49, 50)，用于定義預(yù)定時(shí)間延遲間隔；以及重置部分(Mil, M12),所述超時(shí)發(fā)生器電路用于產(chǎn)生用于關(guān)閉由所 述字線(xiàn)驅(qū)動(dòng)器所激活的所述至少一個(gè)字線(xiàn)的所述關(guān)閉信號(hào)。
11. 如權(quán)利要求IO所述的存儲(chǔ)裝置，其特征在于，所述字線(xiàn)驅(qū)動(dòng) 器(35)響應(yīng)所述關(guān)閉信號(hào)而自動(dòng)對(duì)所述字線(xiàn)的所述至少一個(gè)進(jìn)行去激 活。
12. 如權(quán)利要求10所述的存儲(chǔ)裝置，其特征在于，所述地址變換 檢測(cè)器(51)可用于每當(dāng)對(duì)于所述存儲(chǔ)裝置斷言浩動(dòng)模式信號(hào)時(shí)生成所 述控制脈沖。
13. 如權(quán)利要求10所述的存儲(chǔ)裝置，其特征在于，所述時(shí)間延遲部分(M10, 47， 48， 49， 50)包括電阻元件(49)和電容元件(50),以及所述 預(yù)定時(shí)間延遲間隔由RC時(shí)間常數(shù)來(lái)定義。
14. 如權(quán)利要求10所述的存儲(chǔ)裝置，其特征在于，所述時(shí)間延遲 部分(MIO， 47， 48， 49， 50)可用于在接收所述控制脈沖之后在所述預(yù)定 時(shí)間延遲間隔產(chǎn)生所述關(guān)閉信號(hào)。
15. 如權(quán)利要求10所述的存儲(chǔ)裝置，其特征在于，所述重置部分 (Ml 1, Ml2)可用于在接收所述控制脈沖之后重新開(kāi)始所述預(yù)定時(shí)間延 遲間隔。
16. —種用于關(guān)閉存儲(chǔ)器陣列中的活動(dòng)字線(xiàn)的方法，包括 響應(yīng)活動(dòng)模式信號(hào)而產(chǎn)生控制脈沖(ATD);響應(yīng)所述控制脈沖而激活計(jì)時(shí)器(46),所述計(jì)時(shí)器測(cè)量預(yù)定時(shí)間 延遲間隔；響應(yīng)所述預(yù)定時(shí)間延遲間隔的到期而產(chǎn)生關(guān)閉信號(hào)(Close WL); 響應(yīng)所述關(guān)閉信號(hào)而關(guān)閉所述活動(dòng)字線(xiàn)。
17. 如權(quán)利要求16所述的方法，其特征在于，所述產(chǎn)生控制脈沖 包括以下中的至少一個(gè)檢測(cè)所述活動(dòng)^^莫式信號(hào)的上升沿；以及 檢測(cè)所迷活動(dòng)才莫式信號(hào)的下降沿。
18. 如權(quán)利要求16所述的方法，其特征在于，所述產(chǎn)生關(guān)閉信號(hào) 還包括設(shè)置所述預(yù)定時(shí)間延遲間隔，以便防止所述關(guān)閉信號(hào)在寫(xiě)命令 和讀命令的至少 一個(gè)被使能時(shí)被斷言。
19. 一種用于控制存儲(chǔ)裝置的刷新速率的方法，包括 激活所述存儲(chǔ)裝置中的字線(xiàn)；在預(yù)定時(shí)間延遲間隔已經(jīng)到期之后關(guān)閉所述字線(xiàn)。
20. 如權(quán)利要求20所述的方法，其特征在于，還包括在關(guān)閉所述 字線(xiàn)之后刷新所述存儲(chǔ)裝置。
21. 如權(quán)利要求20所述的方法，其特征在于，還包括 檢測(cè)活動(dòng)模式信號(hào)；響應(yīng)所述活動(dòng)才莫式信號(hào)而產(chǎn)生控制脈沖(ATD),其中相對(duì)于所迷控 制脈沖的產(chǎn)生來(lái)測(cè)量所述預(yù)定時(shí)間延遲間隔。
22. 如權(quán)利要求21所述的方法，其特征在于，還包括在檢測(cè)另一 個(gè)活動(dòng)才莫式信號(hào)時(shí)重新開(kāi)始所述預(yù)定時(shí)間延遲間隔。
23. 如權(quán)利要求21所述的方法，其特征在于，所述檢測(cè)活動(dòng)^t式 信號(hào)包括以下中的至少 一個(gè)檢測(cè)對(duì)于所述存儲(chǔ)裝置所發(fā)出的讀命令；以及 檢測(cè)對(duì)于所述存儲(chǔ)裝置所發(fā)出的寫(xiě)命令。
全文摘要
提供用于產(chǎn)生關(guān)閉存儲(chǔ)裝置中的活動(dòng)字線(xiàn)的控制脈沖的設(shè)備及方法。具有時(shí)間延遲部分和重置部分的超時(shí)發(fā)生器電路可用來(lái)產(chǎn)生關(guān)閉信號(hào)。時(shí)間延遲部分可定義預(yù)定時(shí)間延遲間隔。超時(shí)發(fā)生器可與存儲(chǔ)裝置的刷新控制器中的地址變換檢測(cè)器結(jié)合使用。提供一種方法，在其中響應(yīng)活動(dòng)模式信號(hào)而產(chǎn)生控制脈沖，響應(yīng)控制脈沖而激活測(cè)量預(yù)定時(shí)間延遲間隔的計(jì)時(shí)器，響應(yīng)預(yù)定時(shí)間延遲間隔的到期而產(chǎn)生關(guān)閉信號(hào)，以及響應(yīng)關(guān)閉信號(hào)而關(guān)閉活動(dòng)字線(xiàn)。
文檔編號(hào)G11C7/00GK101218649SQ200580020313
公開(kāi)日2008年7月9日 申請(qǐng)日期2005年6月22日 優(yōu)先權(quán)日2004年6月22日
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