專利名稱：用于存儲(chǔ)器陣列中數(shù)據(jù)的dqs的制作方法
背景技術(shù)：
本技術(shù)領(lǐng)域中已知的一種類型的存儲(chǔ)器為雙數(shù)據(jù)傳輸速率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DDR SDRAM)。通常DDR SDRAM包含至少一個(gè)存儲(chǔ)單元陣列。存儲(chǔ)單元陣列中的存儲(chǔ)單元排列成行和列，行沿x方向延伸，列沿y方向延伸。導(dǎo)電字線沿x方向在整個(gè)存儲(chǔ)單元陣列上延伸，導(dǎo)電位線沿y方向在整個(gè)存儲(chǔ)單元陣列上延伸。存儲(chǔ)器位于字線和位線的每個(gè)交叉點(diǎn)。使用行地址和列地址訪問存儲(chǔ)單元。
DDR SDRAM使用主時(shí)鐘信號(hào)和數(shù)據(jù)選通信號(hào)(DQS)進(jìn)行存儲(chǔ)單元陣列的尋址以及執(zhí)行存儲(chǔ)器內(nèi)部的命令。該時(shí)鐘信號(hào)用作諸如讀操作和寫操作(包括尋址和控制信號(hào))的命令的定時(shí)基準(zhǔn)。DQS用作將輸入數(shù)據(jù)鎖存到存儲(chǔ)器以及將輸出數(shù)據(jù)鎖存到外部裝置的基準(zhǔn)。
在存儲(chǔ)器陣列中，從該陣列第一列到最后一列，從陣列輸出數(shù)據(jù)所需的時(shí)間各不相同。通常，為了補(bǔ)償讀取時(shí)間的差異，使用讀取計(jì)時(shí)器估計(jì)最快讀取時(shí)間或最慢讀取時(shí)間，通常為最慢讀取時(shí)間。讀取計(jì)時(shí)器隨后用于在所估計(jì)的最快和最慢讀取時(shí)間之間鎖存從該陣列中讀取的數(shù)據(jù)。然而，該讀取計(jì)時(shí)器只提供實(shí)際讀取時(shí)間的近似值，可能隨過程、溫度、電壓、及其它因素而變化。在一些情形中，這些因素的變化會(huì)導(dǎo)致鎖存來自該陣列的無效數(shù)據(jù)，特別是數(shù)據(jù)訪問頻率的增大時(shí)。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)實(shí)施例提供了一種存儲(chǔ)器。該存儲(chǔ)器包含第一電路、第二電路、和鎖存器。第一電路配置成提供第一信號(hào)，該第一信號(hào)表示響應(yīng)于讀取命令從存儲(chǔ)器陣列可獲得有效數(shù)據(jù)的最早時(shí)間。第二電路配置成提供第二信號(hào)，該第二信號(hào)表示響應(yīng)于該讀取命令從存儲(chǔ)器陣列可獲得有效數(shù)據(jù)的最遲時(shí)間。該鎖存器配置成響應(yīng)于第一信號(hào)連接到與存儲(chǔ)器陣列耦合的數(shù)據(jù)線，并響應(yīng)于第二信號(hào)與該數(shù)據(jù)線斷開，從而鎖存從該存儲(chǔ)器陣列讀取的數(shù)據(jù)。


參考下述附圖可以更好地理解本發(fā)明的實(shí)施例。附圖中各元件之間不一定成比例。相同的參考數(shù)字表示對(duì)應(yīng)的類似部分。
圖1為示出根據(jù)本發(fā)明的隨機(jī)存取存儲(chǔ)器的一個(gè)實(shí)施例的方框圖。
圖2為示出存儲(chǔ)單元的一個(gè)實(shí)施例的圖示。
圖3為示出用于鎖存從存儲(chǔ)器陣列讀取的數(shù)據(jù)的隨機(jī)存取存儲(chǔ)器的部分的一個(gè)實(shí)施例的圖示。
圖4為示出用于從隨機(jī)存取存儲(chǔ)器讀取數(shù)據(jù)的信號(hào)的定時(shí)的一個(gè)
具體實(shí)施例方式
圖1為示出了隨機(jī)存取存儲(chǔ)器10的方框圖。隨機(jī)存取存儲(chǔ)器10包含用于產(chǎn)生DQS早信號(hào)(early signal)和DQS晚信號(hào)(latesignal)的兩個(gè)虛擬結(jié)構(gòu)(dummy structure)。該DQS早信號(hào)表示在讀取操作期間可從該存儲(chǔ)器陣列獲得有效數(shù)據(jù)的最早時(shí)間。在本申請(qǐng)中稍后將進(jìn)一步詳細(xì)描述DQS早和DQS晚。在一個(gè)實(shí)施例中，隨機(jī)存取存儲(chǔ)器10為雙數(shù)據(jù)傳輸速率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DDRSDRAM)。DDR SDRAM 10包括存儲(chǔ)器控制器20和至少一個(gè)存儲(chǔ)體(memorybank)30。存儲(chǔ)體30包括存儲(chǔ)單元陣列32、行解碼器40、列解碼器44、讀出放大器42、以及數(shù)據(jù)輸入/輸出電路46。存儲(chǔ)器控制器20電耦合到存儲(chǔ)體30，在圖中用22表示。
導(dǎo)電字線34稱為行選擇線，沿x方向在整個(gè)存儲(chǔ)單元陣列32上延伸。導(dǎo)電位線36稱為列選擇線，沿y方向在整個(gè)存儲(chǔ)單元陣列32上延伸。存儲(chǔ)單元38位于字線34和位線36的每個(gè)交叉點(diǎn)處。每條字線34電耦合到行解碼器40，每條位線36電耦合到讀出放大器42。讀出放大器42通過導(dǎo)電列解碼器線45電耦合到列解碼器44，通過數(shù)據(jù)線47電耦合到數(shù)據(jù)輸入/輸出電路46。
數(shù)據(jù)輸入/輸出電路46包含用于在存儲(chǔ)體30和外部裝置之間傳輸數(shù)據(jù)的多個(gè)鎖存器和數(shù)據(jù)輸入/輸出(I/O)觸點(diǎn)(pad)或引腳(DQ)。將被寫入存儲(chǔ)體30的數(shù)據(jù)呈現(xiàn)為外部裝置的DQ上的電壓。該電壓被轉(zhuǎn)換成適當(dāng)?shù)男盘?hào)并儲(chǔ)存在選定存儲(chǔ)單元38內(nèi)。從存儲(chǔ)體30讀取的數(shù)據(jù)被存儲(chǔ)體30呈現(xiàn)在DQ上供外部裝置檢索(retrieve)。一旦訪問結(jié)束并啟動(dòng)輸出時(shí)，從選定存儲(chǔ)單元38讀取的數(shù)據(jù)出現(xiàn)在DQ。在其它時(shí)間，DQ處于高阻抗?fàn)顟B(tài)。
存儲(chǔ)器控制器20控制從存儲(chǔ)體30讀取數(shù)據(jù)和向其寫入數(shù)據(jù)。在讀取操作期間，存儲(chǔ)器控制器20將選定的一個(gè)或多個(gè)存儲(chǔ)單元38的行地址傳送到行解碼器40。行解碼器40激活選定的字線34。當(dāng)選定字線34被激活時(shí)，耦合到選定字線34的每個(gè)存儲(chǔ)單元38中所存儲(chǔ)的值被傳送到相應(yīng)位線36。通過電耦合到相應(yīng)位線36的讀出放大器42讀取每個(gè)存儲(chǔ)單元38的值。存儲(chǔ)器控制器20將選定的一個(gè)或多個(gè)存儲(chǔ)單元38的列地址傳送到列解碼器44。列解碼器44選擇哪些讀出放大器42將數(shù)據(jù)傳送到數(shù)據(jù)輸入/輸出電路46供外部裝置檢索。
在讀取操作期間，存儲(chǔ)器控制器20提供列地址選通信號(hào)(CAS)以表明何時(shí)由讀出放大器42讀取存儲(chǔ)單元。該CAS信號(hào)除了用于選通讀出放大器的輸出之外，還用于啟動(dòng)兩個(gè)虛擬結(jié)構(gòu)的輸出。第一虛擬結(jié)構(gòu)提供DQS早信號(hào)，該信號(hào)表示從存儲(chǔ)單元陣列32可獲得有效數(shù)據(jù)以用于鎖存的最早時(shí)間。第二虛擬結(jié)構(gòu)提供DQS晚信號(hào)，該信號(hào)表示從存儲(chǔ)單元陣列32可獲得有效數(shù)據(jù)以用于鎖存的最遲時(shí)間。
DQS早信號(hào)閉合(連接)數(shù)據(jù)輸入/輸出電路46中的鎖存器，這使得能夠?qū)拇鎯?chǔ)單元陣列32讀取的數(shù)據(jù)傳送到該鎖存器。DQS晚信號(hào)斷開(切斷)數(shù)據(jù)輸入/輸出電路46中的鎖存器，該輸入/輸出電路46鎖存從存儲(chǔ)單元陣列32讀取的數(shù)據(jù)。DQS早信號(hào)和DQS晚信號(hào)確保數(shù)據(jù)輸入/輸出電路46中只鎖存有效數(shù)據(jù)。只有有效數(shù)據(jù)將被鎖存在數(shù)據(jù)輸入/輸出電路46中，因?yàn)闊o論從存儲(chǔ)單元陣列32的哪個(gè)部分讀取數(shù)據(jù)，數(shù)據(jù)都將在DQS早信號(hào)和DQS晚信號(hào)之間到達(dá)鎖存器。
在寫入操作期間，由外部裝置將待儲(chǔ)存到陣列32內(nèi)的數(shù)據(jù)置于數(shù)據(jù)輸入/輸出電路46內(nèi)。存儲(chǔ)器控制器20將數(shù)據(jù)將被儲(chǔ)存到其中的選定的一個(gè)或多個(gè)存儲(chǔ)單元38的行地址傳送到行解碼器40。行解碼器40激活選定的字線34。存儲(chǔ)器控制器20將數(shù)據(jù)將被儲(chǔ)存到其中的選定的一個(gè)或多個(gè)存儲(chǔ)單元38的列地址傳送到列解碼器44。列解碼器44選擇哪些讀出放大器42傳遞來自數(shù)據(jù)輸入/輸出電路46的數(shù)據(jù)。讀出放大器42將通過位線36將數(shù)據(jù)寫入選定的一個(gè)或多個(gè)存儲(chǔ)單元38。
圖2為示出存儲(chǔ)單元陣列32中一個(gè)存儲(chǔ)單元38的一個(gè)實(shí)施例的圖示。存儲(chǔ)單元38包含晶體管48和電容器50。晶體管48的柵極電耦合到字線34。晶體管48的漏-源路徑電耦合到位線36和電容器50。電容器50被充電以代表邏輯0或邏輯1。在讀取操作期間，激活字線34以導(dǎo)通晶體管48，并通過位線36和晶體管48由相應(yīng)的讀出放大器42讀取儲(chǔ)存在電容器50上的值。在寫入操作期間，激活字線34以導(dǎo)通晶體管48，并通過位線36和晶體管48由相應(yīng)的讀出放大器42寫入儲(chǔ)存在電容器50上的值。
對(duì)存儲(chǔ)單元38的讀取操作為破壞性的讀取操作。在每次讀取操作之后，使用剛讀取的值對(duì)電容器50再次充電。此外，即使沒有讀取操作，電容器50上的電荷也會(huì)隨時(shí)間放電。為了維持所儲(chǔ)存的值，通過周期性地讀取或?qū)懭氪鎯?chǔ)單元38而刷新存儲(chǔ)單元38。周期性地刷新存儲(chǔ)單元陣列32中的所有存儲(chǔ)單元38以維持其值。
在DDR SDRAM中，將讀取和寫入操作與系統(tǒng)時(shí)鐘同步。由包含DDRSDRAM 10的主機(jī)系統(tǒng)提供系統(tǒng)時(shí)鐘。DDR SDRAM根據(jù)差分時(shí)鐘、CK及bCK工作。CK上升和bCK下降的交叉點(diǎn)稱為CK的正邊沿。在CK的正邊沿處寄存諸如讀取和寫入操作的命令，包括尋址和控制信號(hào)。在系統(tǒng)時(shí)鐘的上升沿和下降沿均執(zhí)行操作。
DDR SDRAM使用雙數(shù)據(jù)傳輸速率架構(gòu)以實(shí)現(xiàn)高速操作。雙數(shù)據(jù)傳輸速率架構(gòu)基本上為2n預(yù)取架構(gòu)，其中接口設(shè)計(jì)成在DQ每個(gè)時(shí)鐘周期傳輸兩個(gè)數(shù)據(jù)字。DDR SDRAM的單次讀取或?qū)懭氩僮饔行У匕瑑?nèi)部存儲(chǔ)器陣列處的單個(gè)2n位寬、一個(gè)時(shí)鐘周期的數(shù)據(jù)傳輸，以及在DQ處的兩個(gè)相應(yīng)的n位寬、半個(gè)時(shí)鐘周期的數(shù)據(jù)傳輸。
對(duì)DDR SDRAM的讀取和寫入訪問是突發(fā)取向的(burstoriented)。在選定的位置開始訪問，并持續(xù)被編程序列中被編程數(shù)目的位置。訪問開始于激活命令的寄存，激活命令之后是讀取或?qū)懭朊?。與激活命令一致寄存的地址位被用于選擇待訪問的存儲(chǔ)體和行。與讀取或?qū)懭朊钜恢录拇娴牡刂肺槐挥糜谶x擇用于突發(fā)訪問的存儲(chǔ)體以及開始列位置。
前述描述中的DDR SDRAM稱為DDR-I SDRAM，為DDR SDRAM的第一代。DDR SDRAM的第二代為DDR-II SDRAM，具有和DDR-I SDRAM相同的特征，但數(shù)據(jù)傳輸速率加倍。DDR-II SDRAM架構(gòu)基本上為4n預(yù)取架構(gòu)，其中接口設(shè)計(jì)成在DQ每個(gè)時(shí)鐘周期傳輸四個(gè)數(shù)據(jù)字。DDR-IISDRAM的單次讀取或?qū)懭朐L問有效地包括在內(nèi)部存儲(chǔ)器陣列處的單個(gè)4n位寬、一個(gè)時(shí)鐘周期的數(shù)據(jù)傳輸，以及在DQ處的四個(gè)相應(yīng)的n位寬、一個(gè)四分之一時(shí)鐘周期的數(shù)據(jù)傳輸。在一個(gè)實(shí)施例中，DDR SDRAM 10為DDR-II SDRAM。
圖3為示出了隨機(jī)存取存儲(chǔ)器10的部分10A的一個(gè)實(shí)施例的圖示，其中該部分用于鎖存從存儲(chǔ)器陣列32讀取的數(shù)據(jù)。隨機(jī)存取存儲(chǔ)器10的部分10A包括存儲(chǔ)器控制器20、列地址選通(CAS)信號(hào)延遲電路104、存儲(chǔ)單元陣列32、讀出放大器42A、DQS早電路110、DQS晚電路112、DQS晚信號(hào)延遲電路122、鎖存器124、以及先進(jìn)先出(FIFO)130。存儲(chǔ)單元陣列32包括存儲(chǔ)單元38A。
存儲(chǔ)器控制器20通過命令(CMD)信號(hào)路徑100電耦合到主機(jī)裝置(未示出)，并通過CAS信號(hào)路徑102電耦合到CAS信號(hào)延遲電路104。CAS信號(hào)延遲電路104通過CASX信號(hào)路徑106電耦合到單元控制器(UCTRL)108、陣列32中其它列的多個(gè)其它單元控制器(未示出)、DQS早電路110、以及DQS晚電路112。單元控制器108通過列選擇使能(CSLE)路徑45A電耦合到存儲(chǔ)單元38A。存儲(chǔ)單元38A通過位線36A電耦合到讀出放大器42A。在一個(gè)實(shí)施例中，讀出放大器42A為直接耦合到存儲(chǔ)單元38A的第一組讀出放大器。在另一個(gè)實(shí)施例中，讀出放大器42A為通過第一組讀出放大器間接耦合到存儲(chǔ)單元38A的第二組讀出放大器。讀出放大器42A通過讀取/寫入數(shù)據(jù)線(RWDL)47A電耦合到鎖存器124。
DQS早電路110通過DQS早(DQSEARLY)信號(hào)路徑118電耦合到鎖存器124的閉合(連接)輸入。DQS晚電路112通過DQS晚(DQSLATE)信號(hào)路徑120電耦合到鎖存器124的斷開(切斷)輸入以及DQS晚信號(hào)延遲電路122。DQS晚信號(hào)延遲電路122通過延遲的DQS晚(DEL_DQSLATE)信號(hào)路徑128電耦合到FIFO 130。鎖存器124通過脊(spine)讀取/寫入數(shù)據(jù)線(SRWDL)126電耦合到FIFO 130。
在一個(gè)實(shí)施例中，DQS早電路110的位置緊靠在最短的時(shí)間內(nèi)將讀取的數(shù)據(jù)提供給鎖存器124的讀出放大器42；DQS晚電路112的位置緊靠在最長時(shí)間內(nèi)將讀取的數(shù)據(jù)提供給鎖存器124的讀出放大器42。DQS早電路110和DQS晚電路112為結(jié)構(gòu)上與讀出放大器42A相似的虛擬結(jié)構(gòu)，只是DQS早電路110和DQS晚電路112每一個(gè)均包括等于單元控制器108的延遲的延遲，并響應(yīng)于CASX信號(hào)輸出固定值而不是從存儲(chǔ)單元38讀出的值。
由讀取命令的列地址選擇單元控制器108以選擇存儲(chǔ)單元38A。在一個(gè)實(shí)施例中，單元控制器108為列解碼器44一部分。讀出放大器42A從選定的存儲(chǔ)單元38A讀取數(shù)據(jù)。鎖存器124鎖存通過RWDL數(shù)據(jù)線47A從讀出放大器42A傳遞的數(shù)據(jù)。在一個(gè)實(shí)施例中，鎖存器124為數(shù)據(jù)輸入/輸出電路46的一部分。FIFO 130響應(yīng)于來自DQS晚信號(hào)延遲電路122的延遲的DQS晚信號(hào)，鎖存通過SRWDL數(shù)據(jù)線126從鎖存器124傳遞的數(shù)據(jù)。在一個(gè)實(shí)施例中，F(xiàn)IFO 130為數(shù)據(jù)輸入/輸出電路46的一部分。
工作中，存儲(chǔ)器控制器20在命令信號(hào)路徑100上接收來自主機(jī)的讀取命令。存儲(chǔ)器控制器20基于行地址選擇存儲(chǔ)單元陣列32的行(未示出)并基于列地址選擇存儲(chǔ)單元陣列32的列(未示出)，從而激活單元控制器108。存儲(chǔ)器控制器20通過CAS信號(hào)路徑102向CAS信號(hào)延遲電路104提供CAS信號(hào)。CAS信號(hào)延遲電路104延遲該CAS信號(hào)，并將延遲的CAS信號(hào)(CASX)通過CASX信號(hào)路徑106分發(fā)到單元控制器108、DQS早電路110、以及DQS晚電路112。響應(yīng)于該CASX信號(hào)，單元控制器108通過CSLE信號(hào)路徑45A將CSLE信號(hào)提供給存儲(chǔ)單元38A。讀出放大器42A讀出儲(chǔ)存于存儲(chǔ)單元38A中的數(shù)據(jù)，并通過RWDL數(shù)據(jù)線47A將讀出的數(shù)據(jù)傳遞到鎖存器124。
響應(yīng)于該CASX信號(hào)，DQS早電路110通過DQS早信號(hào)路徑118將DQS早信號(hào)提供給鎖存器124的閉合(連接)輸入。該DQS早信號(hào)表示在RWDL數(shù)據(jù)線47A上可獲得來自存儲(chǔ)單元陣列32的數(shù)據(jù)的最早時(shí)間。響應(yīng)于該CASX信號(hào)，DQS晚電路112將DQS晚信號(hào)提供給鎖存器124的斷開(切斷)輸入。該DQS晚信號(hào)表示在RWDL數(shù)據(jù)線47A上可獲得來自存儲(chǔ)單元陣列32的數(shù)據(jù)的最晚時(shí)間。
響應(yīng)于該DQS早信號(hào)，鎖存器124閉合(連接)以允許RWDL數(shù)據(jù)線47A上的數(shù)據(jù)進(jìn)入鎖存器124。響應(yīng)于該DQS晚信號(hào)，鎖存器124與RWDL數(shù)據(jù)線47A斷開(切斷)，從而將數(shù)據(jù)鎖存在鎖存器124中。因此，鎖存器124鎖存在DQS早信號(hào)和DQS晚信號(hào)之間接收到的RWDL數(shù)據(jù)線47A上的數(shù)據(jù)。鎖存器124通過SRWDL數(shù)據(jù)線126將鎖存的數(shù)據(jù)傳遞到FIFO 130。DQS晚電路112也將DQS晚信號(hào)傳遞到DQS晚信號(hào)延遲電路122。DQS晚信號(hào)延遲電路122延遲該DQS晚信號(hào)，并將延遲的DQS晚(DEL_DQSLATE)信號(hào)在DEL_DQSLATE信號(hào)路徑128上提供給FIFO 130。響應(yīng)于該DEL_DQSLATE信號(hào)，F(xiàn)IFO 130鎖存來自SRWDL數(shù)據(jù)線126的數(shù)據(jù)。FIFO 130中的數(shù)據(jù)隨后被輸出到DQ(未示出)。
圖4為示出用于從隨機(jī)存取存儲(chǔ)器10讀取數(shù)據(jù)的信號(hào)的定時(shí)的一個(gè)實(shí)施例的時(shí)序圖200。時(shí)序圖200包括時(shí)鐘信號(hào)202、命令信號(hào)路徑100上的命令信號(hào)204、CAS信號(hào)路徑102上的CAS信號(hào)206、CASX信號(hào)路徑106上的CASX信號(hào)208、CSLE信號(hào)路徑45A上的CSLE信號(hào)210、RWDL數(shù)據(jù)線47A上的RWDL信號(hào)212、DQS早信號(hào)路徑118上的DQS早信號(hào)214、DQS晚信號(hào)路徑120上的DQS晚信號(hào)216、SRWDL數(shù)據(jù)線126上的SRWDL信號(hào)218、以及DEL_DQSLATE信號(hào)路徑128上的延遲的DQS晚信號(hào)220。
存儲(chǔ)器10的所有功能都根據(jù)時(shí)鐘信號(hào)202進(jìn)行定時(shí)。當(dāng)選定了存儲(chǔ)單元陣列32的被尋址行時(shí)，主機(jī)裝置將包含在230示出的讀取命令的命令信號(hào)204發(fā)送到存儲(chǔ)器控制器20。存儲(chǔ)器控制器20接收該讀取命令，并且作為響應(yīng)，選擇存儲(chǔ)單元陣列32的(多個(gè))被尋址列。一旦選定了存儲(chǔ)單元陣列32的(多個(gè))列，CAS信號(hào)206在232轉(zhuǎn)變成邏輯高。由CAS信號(hào)延遲電路104延遲該邏輯高的CAS信號(hào)206，該延遲電路104在234將CASX信號(hào)208轉(zhuǎn)變成邏輯高。
邏輯高的CASX信號(hào)208被單元控制器108接收，該單元控制器108將CSLE信號(hào)210在236轉(zhuǎn)變?yōu)檫壿嫺?。邏輯高的CASX信號(hào)208也被DQS早電路110和DQS晚電路112接收。響應(yīng)于該邏輯高的CASX信號(hào)208，DQS早電路110在238將DQS早信號(hào)214轉(zhuǎn)變?yōu)檫壿嫺?，DQS晚電路112在240將DQS晚信號(hào)216轉(zhuǎn)變?yōu)檫壿嫺?。RWDL信號(hào)212上的來自存儲(chǔ)單元陣列32的讀取數(shù)據(jù)在DQS早信號(hào)214的上升沿238和DQS晚信號(hào)216的上升沿240之間(如242所示)到達(dá)，如248所示。DQS晚信號(hào)被DQS晚信號(hào)延遲電路122延遲，其在246將DEL_DQSLATE信號(hào)220轉(zhuǎn)變?yōu)檫壿嫺?。如?44示出的，從鎖存器124傳遞的SRWDL信號(hào)218上的數(shù)據(jù)在DEL_DQSLATE信號(hào)220的上升沿246鎖存到FIFO130。
從存儲(chǔ)單元陣列32的第一列到該陣列的最后一列，從該陣列輸出數(shù)據(jù)所需的讀取時(shí)間各不相同。為了補(bǔ)償讀取時(shí)間的這種差異，通常使用讀取計(jì)時(shí)器估計(jì)最快讀取時(shí)間或最慢讀取時(shí)間。在本發(fā)明中，使用DQS早電路110和DQS晚電路112替代讀取計(jì)時(shí)器，使得不會(huì)由于過程、溫度、電壓、或其它因素的變化而鎖存無效數(shù)據(jù)。在本發(fā)明中，這些因素的變化不會(huì)導(dǎo)致鎖存來自該陣列的無效數(shù)據(jù)，即使當(dāng)數(shù)據(jù)訪問的頻率增大時(shí)。
權(quán)利要求
1.一種存儲(chǔ)器，包括第一電路，配置成提供第一信號(hào)，該第一信號(hào)表示響應(yīng)于讀取命令從存儲(chǔ)器陣列可獲得有效數(shù)據(jù)的最早時(shí)間；第二電路，配置成提供第二信號(hào)，該第二信號(hào)表示響應(yīng)于該讀取命令從該存儲(chǔ)器陣列可獲得有效數(shù)據(jù)的最遲時(shí)間；以及鎖存器，配置成響應(yīng)于該第一信號(hào)連接到耦合到該存儲(chǔ)器陣列的數(shù)據(jù)線，并響應(yīng)于該第二信號(hào)與該數(shù)據(jù)線斷開，以鎖存從該存儲(chǔ)器陣列讀取的數(shù)據(jù)。
2.權(quán)利要求1的存儲(chǔ)器，進(jìn)一步包括延遲電路，配置成延遲該第二信號(hào)；以及FIFO，配置成響應(yīng)于該延遲的第二信號(hào)鎖存從該鎖存器傳遞的數(shù)據(jù)。
3.權(quán)利要求1的存儲(chǔ)器，進(jìn)一步包括讀出放大器，配置成從該存儲(chǔ)器陣列中的存儲(chǔ)單元讀取數(shù)據(jù)。
4.權(quán)利要求3的存儲(chǔ)器，其中該第一電路和第二電路包括和所述讀出放大器相似的結(jié)構(gòu)。
5.權(quán)利要求1的存儲(chǔ)器，其中該第一電路的位置緊靠提供該存儲(chǔ)器陣列的最快讀取時(shí)間的第一讀出放大器，該第二電路的位置緊靠提供該存儲(chǔ)器陣列的最慢讀取時(shí)間的第二讀出放大器。
6.權(quán)利要求1的存儲(chǔ)器，其中該第一電路配置成響應(yīng)于CAS信號(hào)提供該第一信號(hào)，該第二電路配置成響應(yīng)于該CAS信號(hào)提供該第二信號(hào)。
7.權(quán)利要求6的存儲(chǔ)器，進(jìn)一步包括存儲(chǔ)器控制器，配置成提供該CAS信號(hào)。
8.一種存儲(chǔ)器，包括存儲(chǔ)器陣列；DQS早電路，適于提供第一信號(hào)，該第一信號(hào)表示該存儲(chǔ)器陣列的最快讀取時(shí)間；DQS晚電路，適于提供第二信號(hào)，該第二信號(hào)表示該存儲(chǔ)器陣列的最慢讀取時(shí)間；以及鎖存器，適于鎖存從該存儲(chǔ)器陣列輸出的數(shù)據(jù)，該鎖存器適于響應(yīng)于該第一信號(hào)而閉合以及響應(yīng)于該第二信號(hào)而斷開。
9.權(quán)利要求8的存儲(chǔ)器，進(jìn)一步包括延遲電路，用于延遲該第二信號(hào)；以及FIFO，適于響應(yīng)于該延遲的第二信號(hào)來鎖存從該鎖存器傳遞的數(shù)據(jù)。
10.權(quán)利要求8的存儲(chǔ)器，其中該DQS早電路緊靠該存儲(chǔ)器陣列中最快讀取路徑上的第一讀出放大器，該DQS晚電路緊靠該存儲(chǔ)器陣列中最慢讀取路徑上的第二讀出放大器。
11.權(quán)利要求8的存儲(chǔ)器，其中該DQS早電路適于響應(yīng)于CAS信號(hào)提供該第一信號(hào)，且其中該DQS晚電路適于響應(yīng)于該CAS信號(hào)提供該第二信號(hào)。
12.權(quán)利要求8的存儲(chǔ)器，其中該存儲(chǔ)器包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。
13.權(quán)利要求8的存儲(chǔ)器，其中該存儲(chǔ)器包括同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。
14.權(quán)利要求8的存儲(chǔ)器，其中該存儲(chǔ)器包括雙數(shù)據(jù)傳輸速率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。
15.權(quán)利要求8的存儲(chǔ)器，其中該存儲(chǔ)器包括雙數(shù)據(jù)傳輸速率-II同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。
16.一種讀取存儲(chǔ)器的方法，該方法包括向存儲(chǔ)單元陣列提供CAS信號(hào)；產(chǎn)生第一信號(hào)，該第一信號(hào)表示響應(yīng)于該CAS信號(hào)在數(shù)據(jù)線上可獲得有效數(shù)據(jù)的最快時(shí)間；響應(yīng)于該第一信號(hào)而閉合鎖存器以在鎖存器內(nèi)接收讀取數(shù)據(jù)；產(chǎn)生第二信號(hào)，該第二信號(hào)表示響應(yīng)于該CAS信號(hào)在該數(shù)據(jù)線上可獲得有效數(shù)據(jù)的最慢時(shí)間；以及響應(yīng)于該第二信號(hào)斷開該鎖存器以在該鎖存器內(nèi)鎖存讀取數(shù)據(jù)。
17.權(quán)利要求16的方法，進(jìn)一步包括延遲該第二信號(hào)；以及響應(yīng)于該延遲的第二信號(hào)將該鎖存器中的讀取數(shù)據(jù)鎖存到FIFO中。
18.一種讀取存儲(chǔ)器的方法，該方法包括接收包含列地址的讀取命令；基于該列地址選擇該存儲(chǔ)器陣列中的列；向該存儲(chǔ)器陣列提供CAS信號(hào)；提供第一信號(hào)，該第一信號(hào)表示響應(yīng)于該CAS信號(hào)從該存儲(chǔ)器陣列輸出有效數(shù)據(jù)的最早時(shí)間；提供第二信號(hào)，該第二信號(hào)表示響應(yīng)于該CAS信號(hào)從該存儲(chǔ)器陣列輸出有效數(shù)據(jù)的最遲時(shí)間；響應(yīng)于該第一信號(hào)將鎖存器連接到耦合到該存儲(chǔ)器陣列的數(shù)據(jù)線；通過該數(shù)據(jù)線在該鎖存器中從選定的行和列接收數(shù)據(jù)；以及響應(yīng)于該第二信號(hào)將該鎖存器與該數(shù)據(jù)線斷開。
19.權(quán)利要求18的方法，進(jìn)一步包括將數(shù)據(jù)從該鎖存器傳遞到FIFO。
20.權(quán)利要求19的方法，進(jìn)一步包括延遲該第二信號(hào)；以及響應(yīng)于該延遲的第二信號(hào)在該FIFO內(nèi)鎖存數(shù)據(jù)。
21.一種同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，包括存儲(chǔ)器陣列；DQS早電路，緊靠該存儲(chǔ)器陣列中的最快讀取路徑上的第一讀出放大器，該DQS早電路適于提供第一信號(hào)，該第一信號(hào)表示該存儲(chǔ)器陣列的最快讀取時(shí)間；DQS晚電路，緊靠該存儲(chǔ)器陣列中的最慢讀取路徑上的第二讀出放大器，該DQS晚電路適于提供第二信號(hào)，該第二信號(hào)表示該存儲(chǔ)器陣列的最慢讀取時(shí)間；鎖存器，適于鎖存從該存儲(chǔ)器陣列輸出的數(shù)據(jù)，該鎖存器適于響應(yīng)于該第一信號(hào)而閉合以及響應(yīng)于該第二信號(hào)而斷開；延遲電路，用于延遲該第二信號(hào)；以及FIFO，適于響應(yīng)于該延遲的第二信號(hào)而鎖存從該鎖存器傳遞的數(shù)據(jù)。
全文摘要
一種存儲(chǔ)器，包括第一電路、第二電路、和鎖存器。該第一電路配置成提供第一信號(hào)，該第一信號(hào)表示響應(yīng)于讀取命令從存儲(chǔ)器陣列可獲得有效數(shù)據(jù)的最早時(shí)間。該第二電路配置成提供第二信號(hào)，該第二信號(hào)表示響應(yīng)于該讀取命令從存儲(chǔ)器陣列可獲得有效數(shù)據(jù)的最遲時(shí)間。該鎖存器配置成響應(yīng)于該第一信號(hào)連接到耦合到該存儲(chǔ)器陣列的數(shù)據(jù)線，并響應(yīng)于該第二信號(hào)與該數(shù)據(jù)線斷開，從而鎖存從該存儲(chǔ)器陣列讀取的數(shù)據(jù)。
文檔編號(hào)G11C7/10GK1910700SQ200580002671
公開日2007年2月7日 申請(qǐng)日期2005年10月6日 優(yōu)先權(quán)日2004年10月18日
發(fā)明者J·P·金, A·明佐尼 申請(qǐng)人:英飛凌科技股份公司