專利名稱：半導體存儲設備及其制造方法
技術領域：
本發(fā)明涉及一種半導體存儲設備及其制造方法。更具體地，涉及一種具有冗余單元的半導體存儲設備，其中使用現(xiàn)有技術的行冗余或列冗余修復失效的單元，并且還通過增加刷新的數(shù)目來修復不能用行冗余或列冗余修復的剩余的失效單元，從而修復這些單元，并增加制造產量。
背景技術：
附圖中的圖11是示出了半導體存儲設備的配置的傳統(tǒng)方框圖。
在圖11中，參考數(shù)字1表示存儲器陣列，2是外圍電路，3是開關，4是行預譯碼器，5是冗余X譯碼器，6是CBR計數(shù)器，圖11中的該半導體存儲設備具有多個分離的段，作為修復單元(在圖中，一行具有4個段，一列具有2個段)。
將由外圍電路2產生的行地址輸入到開關3。將開關3的輸出輸入到行預譯碼器4和冗余X譯碼器5。當輸入用于向存儲單元1寫入或從存儲單元1讀出的有效命令時，將從外圍電路2輸出的行地址通過開關3輸入到行預譯碼器和冗余X譯碼器5。
在輸入用于進行刷新操作的刷新命令時，將在基于根據刷新命令而產生的CBR信號的CBR計數(shù)器6中加計數(shù)的內部地址通過開關3輸入到行預譯碼器4和冗余X譯碼器5。
每一個冗余X譯碼器5具有向其輸入的行地址X3到X10，行預譯碼器4輸出的X11和X12的邏輯作為使能邏輯輸入到冗余X譯碼器5。
將行預譯碼器4的X3到X12輸出的邏輯輸入到X譯碼器(XDEC)7，并進行主字線的選擇，將X0到X2的邏輯輸入到存儲器陣列1，用于選擇子字線，其中為每一個主字線提供8個子字線。
針對每一個刷新命令的輸入，CBR計數(shù)器6中進行一次地址增加。
當輸入到冗余X譯碼器5的開關3的輸出信號(內部行地址)與在冗余X譯碼器5中編程的行冗余地址一致時，不選擇由X譯碼器7(XDEC)譯碼的所有主字線，改為選擇由冗余X譯碼器5譯碼的冗余主字線。
按照相同的方式，當輸入到冗余Y譯碼器8的列地址與在制造工藝中冗余Y譯碼器8中編程的列冗余地址一致時，不選擇由Y譯碼器(YDEC)9譯碼的所有列選擇線，改為選擇由冗余Y譯碼器8輸出的冗余列選擇線。
參考數(shù)字10表示用于從存儲器陣列1讀出數(shù)據或向存儲器陣列1寫入數(shù)據的輸入/輸出電路。
在如上配置的傳統(tǒng)半導體存儲設備的修復失效單元的工藝中，存在的問題在于，在一個段中的所有冗余電路很快用光的情況下，即使在其它段中還有剩余的可用冗余電路，由于上述段已經用光了其全部的冗余電路，也不能修復該半導體存儲設備。
在修復這種半導體存儲設備的方法中，由于需要提供更多的冗余單元，存在增加芯片成本的附加問題。
日本待審專利公開No.4-10297提出了改進上述問題的方法。該專利申請描述了，通過對刷新特性較差的特定單元進行比其它單元更頻繁的刷新，能夠減小芯片表面積并降低成本。
本發(fā)明的發(fā)明人注意到了失效單元，特別是刷新特性較差的單元的原因，意識到如果能夠改進失效單元的刷新特性，并且以比正常單元的刷新周期短的周期進行刷新，則能夠修復更多的失效單元，這一概念導致了本發(fā)明的修復失效單元的新穎方法。
如上所述，本發(fā)明的一個目的是提供一種新穎的半導體存儲設備及其制造方法，能夠提高制造產量，并且在上述專利公開中介紹的穩(wěn)定操作中提供進一步的改進。

發(fā)明內容
為了實現(xiàn)上述目的，本發(fā)明采用如下基本技術結構。
具體的，本發(fā)明的第一方案是一種具有以陣列形式排列的存儲單元的半導體存儲設備，其中存儲單元中的失效單元的刷新周期比正常存儲單元的短，所述半導體存儲設備包括根據用于進行存儲單元刷新的刷新命令而產生的控制信號；計數(shù)器，用于根據控制信號來更新內部地址；刷新冗余ROM，具有以矩陣形式排列的多個開關和熔絲，以及判斷電路，其中不熔斷多個熔絲中與具有較差刷新特性的存儲單元的內部行地址相對應的熔絲；以及行預譯碼器，其中當行預譯碼器接收到在計數(shù)器中產生的內部行地址時，如果行預譯碼器接收到來自判斷電路的、表示沒有熔斷與內部行地址相對應的熔絲的符合信號，則行預譯碼器將從計數(shù)器輸出的內部行地址的MSB設置為指定的數(shù)據。
本發(fā)明的第二方案是一種具有以陣列形式排列的存儲單元的半導體存儲設備，其中在存儲單元中的失效單元的刷新周期比正常存儲單元的短，所述半導體存儲設備包括根據用于進行存儲單元刷新的刷新命令而產生的控制信號；計數(shù)器，用于根據控制信號來更新內部地址；刷新冗余ROM，具有以矩陣形式排列的多個開關和熔絲，以及判斷電路，其中熔斷多個熔絲中與具有較差刷新特性的存儲單元的內部行地址相對應的熔絲；鎖存器，當判斷電路檢測到熔斷了與由計數(shù)器產生的內部行地址相對應的熔絲時，用于保持從判斷電路輸出的符合信號；以及行預譯碼器，其中當行預譯碼器接收到由計數(shù)器產生的內部行地址時，如果行預譯碼器接收到來自鎖存器的符合信號，則行預譯碼器將從計數(shù)器輸出的內部行地址的MSB設置為指定的數(shù)據。
本發(fā)明的第三方案為一種具有以陣列形式排列的存儲單元的半導體存儲設備，其中在存儲單元中的失效單元的刷新周期比正常存儲單元的短，所述半導體存儲設備包括根據用于進行存儲單元刷新的刷新命令而產生的控制信號；計數(shù)器，用于根據控制信號來更新內部地址；刷新冗余ROM，具有以矩陣形式排列的多個開關和熔絲，以及判斷電路，其中不熔斷多個熔絲中與具有較差刷新特性的存儲單元的內部行地址相對應的熔絲；保持電路，當判斷電路檢測到沒有熔斷與由計數(shù)器產生的內部行地址相對應的熔絲時，保持從判斷電路輸出的符合信號；以及行預譯碼器，其中當行預譯碼器接收到由計數(shù)器產生的內部行地址時，如果行預譯碼器接收到來自保持電路的符合信號，則行預譯碼器將從計數(shù)器輸出的內部行地址的MSB設置為指定的數(shù)據。
本發(fā)明的第四方案為一種具有以陣列形式排列的存儲單元的半導體存儲設備，其中在存儲單元中的失效單元的刷新周期比正常存儲單元的短，所述半導體存儲設備包括第一刷新命令；緊接在第一刷新命令之后輸出的第二刷新命令；根據用于進行存儲單元刷新的刷新命令而產生的控制信號；計數(shù)器，用于根據控制信號來更新內部地址；刷新冗余ROM，具有以矩陣形式排列的多個開關和熔絲，以及判斷電路，其中熔斷與緊接在具有較差刷新特性的存儲單元的地址之前的內部行地址相對應的熔絲；鎖存器，當判斷電路檢測到熔斷了與由計數(shù)器根據第一刷新命令產生的內部行地址相對應的熔絲時，用于鎖存從判斷電路輸出的符合信號；以及行預譯碼器，其中當行預譯碼器接收到由計數(shù)器根據第二刷新命令產生的內部行地址時，如果行預譯碼器接收到來自鎖存器的符合信號，則行預譯碼器將從計數(shù)器輸出的內部行地址的MSB設置為指定的數(shù)據。
本發(fā)明的第五方案為一種具有以陣列形式排列的存儲單元的半導體存儲設備，其中在存儲單元中的失效單元的刷新周期比正常存儲單元的短，所述半導體存儲設備包括第一刷新命令；緊接在第一刷新命令之后輸出的第二刷新命令；根據用于進行存儲單元刷新的刷新命令而產生的控制信號；計數(shù)器，用于根據控制信號來更新內部地址；刷新冗余ROM，具有以矩陣形式排列的多個開關和熔絲，以及判斷電路，其中不熔斷與緊接在具有較差刷新特性的單元的地址之前的內部行地址相對應的熔絲；鎖存器，當判斷電路檢測到沒有熔斷與由計數(shù)器根據第一刷新命令產生的內部行地址相對應的熔絲時，用于鎖存從判斷電路輸出的符合信號；以及行預譯碼器，其中當行預譯碼器接收到由計數(shù)器根據第二刷新命令產生的內部行地址時，如果行預譯碼器接收到來自鎖存器的符合信號，則行預譯碼器將從計數(shù)器輸出的內部行地址的MSB設置為指定的數(shù)據。
本發(fā)明的第六方案為一種具有以陣列形式排列的存儲單元的半導體存儲設備，其中在所述存儲單元中的失效單元的刷新周期比正常單元的短，所述半導體存儲設備包括根據用于進行存儲單元刷新的刷新命令而產生的控制信號；計數(shù)器，用于根據控制信號來更新內部地址；用于譯碼行地址的譯碼器；以及行預譯碼器；其中譯碼器具有表示具有較差刷新特性的存儲單元的熔絲ROM；AND電路，用于對來自熔絲ROM的信號和控制信號進行邏輯與；OR電路，用于對來自AND電路的信號和從計數(shù)器輸出的內部行地址的MSB進行邏輯或；以及AND電路，用于對來自行預譯碼器的預譯碼信號和來自OR電路的信號進行邏輯與。
本發(fā)明的第七方案是一種制造半導體存儲設備的方法，包括以下步驟利用行冗余或列冗余來修復失效的單元；通過增加失效單元的刷新次數(shù)使其大于正常單元的刷新次數(shù)，修復不能利用第一修復步驟修復的剩余的失效單元。


圖1是示出了本發(fā)明第一實施例的配置的方框圖。
圖2(a)和圖2(b)是示出了本發(fā)明第一實施例的刷新冗余ROM的詳細配置的圖示。
圖3是示出了本發(fā)明第一實施例的操作的時序圖。
圖4是示出了本發(fā)明第二和第三實施例的配置的方框圖。
圖5是示出了本發(fā)明第二實施例的操作的時序圖。
圖6是示出了本發(fā)明第三實施例的操作的時序圖。
圖7是示出了本發(fā)明第四實施例的配置的方框圖。
圖8(a)是示出了本發(fā)明第四實施例的X譯碼器(XDEC)的配置的方框圖。
圖8(b)是示出了本發(fā)明第四實施例的冗余X譯碼器的配置的方框圖。
圖9是說明本發(fā)明的圖。
圖10是說明本發(fā)明的圖。
圖11是示出了傳統(tǒng)半導體存儲設備的配置的方框圖。
具體實施例方式
根據本發(fā)明的半導體存儲設備首先利用行冗余和列冗余對失效單元進行修復，即，用冗余行代替包含有失效單元的行，用冗余列代替包含有失效單元的列(在本說明書的下文中稱作“分別修復”)，如果存在使用行冗余和列冗余不能修復的失效單元，則本發(fā)明縮短了失效單元的刷新周期，使其比正常單元的刷新周期短(在本說明書，這種修復稱作“刷新修復”)，從而能夠提高制造產量而不增加芯片表面積。
例如，在圖9中，在地址CA5Bh(十六進制表示)處存在失效單元。在這種情況下，當刷新除了MSB之外與失效單元地址CA5Bh具有相同地址的地址4A5Bh處的正常單元時，同時刷新地址CA5Bh處的失效單元，則在地址CA5Bh處的失效單元的刷新周期為正常單元的一半，從而修復了失效單元。
按照這種方式，當刷新除了MSB的2位之外與失效單元地址CA5Bh具有相同地址的地址0A5Bh、4A5Bh、8A5Bh、CA5Bh處的單元時，如果同時刷新地址CA5Bh處的失效單元，則在地址CA5Bh處的失效單元的刷新周期為正常單元的1/4，從而能夠修復甚至具有更差特性的失效單元。
圖10示出了本發(fā)明的修復方法。
在圖10中，為段1和5共同提供了四組行冗余，為段2和6共同提供了四組行冗余，為段3和7共同提供四組行冗余，為段4和8共同提供四組行冗余，并且為段1到4共同提供了四組列冗余，為段5到8共同提供四組了列冗余。
例如，在刷新測試中，如果不能修復在段1中的故障，能夠修復在段2到8中的故障，則在過去，在刷新測試中將該芯片判斷為壞設備。
但是，在本發(fā)明中，用行冗余或列冗余修復段2到8，對于用行冗余或列冗余不能修復的剩余的失效單元，使用“刷新修復”使剩余的失效單元的刷新周期變短，從而使在過去被認為失效的芯片成為完好的芯片。
當這樣做時，由于將通過刷新修復修復的單元數(shù)量保持為最小，所以能夠使由本發(fā)明的刷新修復所引起的電流增加最小化。
根據下面描述的實施例更詳細地描述了在本發(fā)明中進行的“刷新修復”。
(第一實施例)圖1到圖3是示出了本發(fā)明第一實施例的圖示，圖1是示出了第一實施例的配置的方框圖，圖2是示出了刷新冗余ROM的詳細配置的圖示，以及圖3是示出了第一實施例的操作的時序圖。
圖1與圖11之間的電路模塊之間的差別在于第一實施例包括刷新冗余ROM11。然而，其它結構與圖11中所示的現(xiàn)有示例相同。因此，相同的參考數(shù)字用于相應的部件，這里不再詳細介紹。
圖2(a)是示出了在第一實施例中的刷新冗余ROM11的配置的圖示，刷新冗余ROM由以矩陣形式排列的MOS開關和熔絲以及判斷電路119構成，其中編程冗余單元地址，從而熔斷與具有較差刷新特性單元的行地址相對應的熔絲。當在來自CBR計數(shù)器6的內部地址與刷新冗余ROM11中的已編程地址之間出現(xiàn)一致時，判斷電路119以規(guī)定的時間長度輸出符合脈沖101，如圖3所示。
在如上所述配置的半導體存儲設備中，當輸入REF命令時，由于將開關3連接到其觸點31，所以將在CBR計數(shù)器6中產生的內部行地址輸入到刷新冗余ROM11和行預譯碼器4。
在刷新冗余ROM11中，如果熔斷了與由CBR計數(shù)器6產生的內部行地址相對應的熔絲，并且刷新冗余ROM11的判斷電路119檢測到熔斷了與由CBR計數(shù)器6產生的內部行地址相對應的熔絲，則刷新冗余ROM11輸出符合脈沖101。
當行預譯碼器4接收到來自CBR計數(shù)器6的內部地址信號X0到X12時，如果從刷新冗余ROM11輸出的是高電平，則行預譯碼器4將從CBR計數(shù)器6輸出的內部行地址的MSB設為高電平，如圖3所示。即，通過使MSB的X12T和X12N信號為如圖3所示的高電平，選擇整個存儲器陣列。因此，在這種情況下，同時刷新除了MSB之外具有相同地址的所有單元，失效單元的刷新周期是正常單元刷新周期的1/2，從而失效單元的刷新次數(shù)是正常單元刷新次數(shù)的兩倍，因此，通過增加具有較差刷新特性的失效單元的刷新次數(shù)，本實施例能夠修復失效的單元。圖3示出了第一實施例的上述操作的時序圖。
在上述說明中，雖然由如現(xiàn)有技術所述的加計數(shù)的CBR計數(shù)器6來更新內部地址，然而，可以采用由減計數(shù)的CBR計數(shù)器6更新內部地址的配置。
此外，在上述說明中，熔斷與具有較差刷新特性的行地址相對應的刷新冗余ROM11的熔絲，在熔斷特定熔絲沒有成功完成的情況下，將該芯片判斷為壞。
通過采用只有與具有較差刷新特性的行地址相對應的刷新冗余ROM的熔絲才不被熔斷的配置，可以消除該問題，如圖2(b)所示。在這種情況下，如果不能熔斷給定的熔絲，雖然該單元的刷新次數(shù)增加，也可以防止錯誤判斷芯片為壞的問題。
在圖2(b)中，在判斷電路119的輸入端設置了反相器118。
如上所述，本發(fā)明的第一實施例是一種具有以陣列形式排列的存儲單元的半導體存儲設備，其中失效單元的刷新周期比正常單元的短，該半導體存儲設備包括根據用于進行存儲單元刷新的刷新命令而產生的控制信號100；計數(shù)器6，用于根據控制信號100來更新內部地址；刷新冗余ROM11，具有以矩陣形式排列的多個開關和熔絲，以及判斷電路119，其中不熔斷多個熔絲中與具有較差刷新特性的存儲單元的內部行地址相對應的熔絲；以及行預譯碼器4，其中當行預譯碼器4接收到在計數(shù)器6中產生的內部行地址時，如果行預譯碼器4接收到來自判斷電路119的表示沒有熔斷與內部行地址相對應的熔絲的符合信號101，則行預譯碼器4將從計數(shù)器輸出的內部行地址的MSB設置為指定的數(shù)據。
(第二實施例)下面參考圖2、圖4和圖5，描述本發(fā)明的第二實施例，圖4是示出了第二實施例的方框圖，圖5是示出了第二實施例的操作的時序圖。
第二實施例與第一實施例的不同之處在于設置了D型觸發(fā)器12，用于鎖存刷新冗余ROM11的輸出。
在這種情況下，只要能夠鎖存刷新冗余ROM11的輸出，就還可以使用其它類型的保持電路來代替D型觸發(fā)器12。
在第二實施例中，如圖5所示，當緊接的之前REF命令201的CBR信號203復位時，CBR計數(shù)器6向上計數(shù)，對該地址處預先進行刷新冗余判斷，如果符合，則從刷新冗余ROM11輸出符合脈沖204，在D型觸發(fā)器12中保持該數(shù)據。
在第二實施例中，由于在刷新下一個單元的REF命令202輸入時已經完成了刷新冗余判斷，所以能夠以產生行地址的速度來實現(xiàn)穩(wěn)定操作，而不會引起問題。
如上所述，本發(fā)明的第二實施例是具有以陣列形式排列的存儲單元的半導體存儲設備，其中失效單元的刷新周期比正常單元的短，該半導體存儲設備包括根據用于進行存儲單元刷新的刷新命令而產生的控制信號203；計數(shù)器6，用于根據控制信號203來更新內部地址；刷新冗余ROM11，具有以矩陣形式排列的多個開關和熔絲，以及判斷電路119，其中熔斷多個熔絲中與具有較差刷新特性的存儲單元的內部行地址相對應的熔絲；鎖存器12，當判斷電路119檢測到熔斷了與由計數(shù)器產生的內部行地址相對應的熔絲時，保持從判斷電路119輸出的符合信號204；以及行預譯碼器4，其中當行預譯碼器4接收到在計數(shù)器6中產生的內部行地址時，如果行預譯碼器4接收到來自鎖存器12的符合信號205，則行預譯碼器4將從計數(shù)器輸出的內部行地址的MSB設置為指定的數(shù)據。
另外，在上述說明中，熔斷與具有較差刷新特性的行地址相對應的刷新冗余ROM11的熔絲，還可以采用如圖2(b)所示的結構，如在第一實施例中所述，在多個熔絲中，不熔斷與具有較差刷新特性的行地址相對應的刷新冗余ROM11的熔絲。
因此，能夠如下配置第二實施例。
第二實施例的方案是具有以陣列形式排列的存儲單元的半導體存儲設備，其中失效單元的刷新周期比正常單元的短，該半導體存儲設備包括根據用于進行存儲單元刷新的刷新命令而產生的控制信號203；計數(shù)器6，用于根據控制信號203來更新內部地址；刷新冗余ROM11，具有以矩陣形式排列的多個開關和熔絲，以及判斷電路119，其中不熔斷多個熔絲中與具有較差刷新特性的存儲單元的內部行地址相對應的熔絲；保持電路12，當判斷電路119檢測到沒有熔斷與由計數(shù)器產生的內部行地址相對應的熔絲時，用于保持從判斷電路119輸出的符合信號204；以及行預譯碼器4，其中當行預譯碼器4接收到由計數(shù)器6產生的內部行地址時，如果行預譯碼器4接收到來自保持電路12的符合信號205，則行預譯碼器4將從計數(shù)器輸出的內部行地址的MSB設置為指定的數(shù)據。
第二實施例的特征在于在根據刷新命令201產生的控制信號203的下降沿更新計數(shù)器6，緊接在刷新命令202之前輸出所述刷新命令201，并使其與該更新同步，判斷電路119輸出符合信號204，并且由鎖存器12鎖存符合信號204。
(第三實施例)圖6是示出了第三實施例的操作的時序圖。
根據第三實施例的半導體存儲設備具有鎖存刷新冗余ROM11的輸出的D型觸發(fā)器12。
第三實施例與第二實施例的不同之處在于在刷新冗余ROM11中已編程地址是緊接要用本發(fā)明的“刷新修復”來修復的單元的地址之前的地址。
具體的，在圖9的情況下，由于失效單元的地址為CA5Bh，所以已編程地址為CB5Ah。
即，在第三實施例中，當輸出REF命令201時，判斷是否要用“刷新修復”修復在與下一個REF命令202相對應的地址處的存儲單元，并且由D型觸發(fā)器12鎖存符合信號204A。在本實施例中，當輸入用于刷新單元的REF命令202時，已經進行了刷新冗余修復判斷，能夠以產生行地址的速度實現(xiàn)穩(wěn)定操作，而不會引起問題。
下面參考圖6介紹第三實施例。
在第三實施例中，如圖6所示，當之前的REF命令201處的CBR信號203的上升沿之后，CBR計數(shù)器6向上計數(shù)。然后，由于將緊接在失效單元地址之前的地址編程到了刷新冗余ROM11中，當判斷電路119檢測到與由計數(shù)器6產生的內部行地址相對應的熔絲被熔斷時，輸出符合信號204A，該符合信號204A作為下一次刷新的控制信號。符合信號204A由輸出符合信號205的D型觸發(fā)器12鎖存。
當輸出下一個刷新命令202時，行預譯碼器4再次接收由CBR計數(shù)器6計數(shù)的內部地址信號X0到X12。當發(fā)生時，如果D型觸發(fā)器12的輸出處于高電平，則行預譯碼器4允許從CBR計數(shù)器6輸出最高位。即，通過允許最高位的X12T和X12N信號線，選擇所有存儲器陣列。在這種情況下，由于同時刷新除了最高位之外具有相同地址的單元，所以能夠控制失效單元的刷新周期，從而失效單元的刷新周期是正常單元的1/2。
因此，能夠如下配置第三實施例。
第三實施例的方案為具有多個段的半導體存儲設備，每個段具有以陣列形式排列的存儲單元，其中在所述存儲單元中的失效單元的刷新周期比正常單元的短，該半導體存儲設備包括第一刷新命令201；緊接在第一刷新命令201之后輸出的第二刷新命令202；根據用于進行存儲單元刷新的刷新命令201和202產生的控制信號203；計數(shù)器6，用于根據控制信號203來更新內部地址；刷新冗余ROM11，具有以矩陣形式排列的多個開關和熔絲，以及判斷電路119，其中熔斷與緊接在具有較差刷新特性的單元的地址之前的內部行地址相對應的熔絲；鎖存器12，當判斷電路119檢測到與由計數(shù)器6根據第一刷新命令201產生的內部行地址相對應的熔絲被熔斷時，鎖存從判斷電路119輸出的符合信號204；以及行預譯碼器4，其中當行預譯碼器4接收到由計數(shù)器6根據第二刷新命令202產生的內部行地址時，如果行預譯碼器4接收到來自鎖存器12的符合信號205，則行預譯碼器4將從計數(shù)器輸出的內部行地址的MSB設置為指定的數(shù)據。
如圖2(b)所示，因此，能夠如下配置第三實施例。
第三實施例的另一個方案為具有多個段的半導體存儲設備，每個段具有以陣列形式排列的存儲單元，其中在所述存儲單元中的失效單元的刷新周期比正常單元的短，該半導體存儲設備包括第一刷新命令201；緊接在第一刷新命令201之后輸出的第二刷新命令202；根據用于進行存儲單元刷新的刷新命令201和202產生的控制信號203；計數(shù)器6，用于根據控制信號203來更新內部地址；刷新冗余ROM11，具有以矩陣形式排列的多個開關和熔絲，以及判斷電路119，其中不熔斷與緊接在具有較差刷新特性的單元的地址之前的內部行地址相對應的熔絲；鎖存器12，當判斷電路119檢測到與由計數(shù)器6根據第一刷新命令201產生的內部行地址相對應的熔絲沒有被熔斷時，鎖存從判斷電路119輸出的符合信號204；以及行預譯碼器4，其中當行預譯碼器4接收到由計數(shù)器6根據第二刷新命令202產生的內部行地址時，如果行預譯碼器4接收到來自鎖存器12的符合信號205，則行預譯碼器4將從計數(shù)器輸出的內部行地址的MSB設置為指定的數(shù)據。
(第四實施例)圖7和圖8是示出了本發(fā)明第四實施例的方框圖。
第四實施例配備了熔絲ROM20，用于在每一個X譯碼器5A和X譯碼器7A中進行刷新冗余修復。
即，針對每一個主字線(或多個線)設置一個熔絲ROM20，在其中寫入數(shù)據使X地址的MSB(在本實施例中為X12)的譯碼無效。
因此，在圖8中，在熔絲ROM中沒有寫入任何數(shù)據的情況下，選擇根據從CBR計數(shù)器6輸出的預譯碼信號X3到X11和X12N(或X12T)譯碼的字線，并進行刷新。
然而，如果將表示刷新修復的數(shù)據寫入到圖8的熔絲ROM20中，則X地址的MSB的譯碼無效。
將冗余使能信號從冗余X譯碼器5A輸出，并且將該信號輸入到X譯碼器7A。因此，當將該冗余使能信號輸入到X譯碼器7A時，X譯碼器7A停止譯碼。
在上述配置中，熔斷冗余X譯碼器7A的熔絲，在特定熔絲的熔斷沒有成功完成的情況下，將芯片判斷為壞。
通過采用只有具有較差刷新特性的失效單元的字線的熔絲才不被熔斷的配置，可以消除該問題。在這種情況下，如果不能熔斷給定的熔絲，雖然該單元的刷新次數(shù)增加，也可以防止將芯片錯誤判斷為壞的問題。
因此，能夠如下配置第四實施例。
第四實施例的方案為具有以陣列形式排列的存儲單元的半導體存儲設備，其中在所述存儲單元中的失效單元的刷新周期比正常單元的短，該半導體存儲設備包括根據用于進行存儲單元刷新的刷新命令產生的控制信號100；計數(shù)器6，用于根據控制信號100來更新內部地址；用于譯碼行地址的譯碼器5A；行預譯碼器4；其中譯碼器5A具有表示具有較差刷新特性的單元的熔絲ROM20；AND電路401，用于對來自熔絲ROM20的信號和控制信號100進行邏輯與；OR電路402，用于對來自AND電路401的信號和從計數(shù)器6輸出的內部行地址的MSB進行邏輯或；以及AND電路403，用于對來自行預譯碼器4的預譯碼信號X3-X11和來自OR電路402的信號進行邏輯與。
在本實施例中，最好能夠采用可選擇的結構，其中禁止最高2位或3位的譯碼。
根據本發(fā)明的半導體存儲設備，首先，與現(xiàn)有技術相同，利用行冗余或列冗余修復失效的單元，然后，對于不能用行或列冗余修復的剩余的失效單元，通過增加刷新次數(shù)，使其大于正常單元的刷新次數(shù)，能夠修復更多的失效單元。因此，本發(fā)明可以提供制造產量，而不增加芯片的表面積。
權利要求
1.一種具有以陣列形式排列的存儲單元的半導體存儲設備，其中在所述存儲單元中，失效單元的刷新周期比正常存儲單元的短，所述半導體存儲設備包括根據用于進行所述儲單元刷新的刷新命令而產生的控制信號；計數(shù)器，用于根據控制信號來更新內部地址；刷新冗余ROM，具有以矩陣形式排列的多個開關和熔絲，以及判斷電路，其中不熔斷多個熔絲中與具有較差刷新特性的存儲單元的內部行地址相對應的熔絲；以及行預譯碼器，其中當所述行預譯碼器接收到在所述計數(shù)器中產生的內部行地址時，如果所述行預譯碼器接收到來自所述判斷電路的、表示沒有熔斷與所述內部行地址相對應的熔絲的符合信號，則所述行預譯碼器將從所述計數(shù)器輸出的內部行地址的MSB設置為指定的數(shù)據。
2.一種具有以陣列形式排列的存儲單元的半導體存儲設備，其中在所述存儲單元中，失效單元的刷新周期比正常存儲單元的短，所述半導體存儲設備包括根據用于進行所述存儲單元刷新的刷新命令而產生的控制信號；計數(shù)器，用于根據所述控制信號來更新內部地址；刷新冗余ROM，具有以矩陣形式排列的多個開關和熔絲，以及判斷電路，其中熔斷多個熔絲中與具有較差刷新特性的存儲單元的內部行地址相對應的熔絲；鎖存器，當所述判斷電路檢測到熔斷了與由計數(shù)器產生的內部行地址相對應的熔絲時，保持從所述判斷電路輸出的符合信號；以及行預譯碼器，其中當所述行預譯碼器接收到由所述計數(shù)器產生的內部行地址時，如果所述行預譯碼器接收到來自所述鎖存器的符合信號，則所述行預譯碼器將從所述計數(shù)器輸出的所述內部行地址的MSB設置為指定的數(shù)據。
3.一種具有以陣列形式排列的存儲單元的半導體存儲設備，其中在所述存儲單元中，失效單元的刷新周期比正常存儲單元的短，所述半導體存儲設備包括根據用于進行所述存儲單元刷新的刷新命令而產生的控制信號；計數(shù)器，根據所述控制信號來更新內部地址；刷新冗余ROM，具有以矩陣形式排列的多個開關和熔絲，以及判斷電路，其中不熔斷多個熔絲中與具有較差刷新特性的存儲單元的內部行地址相對應的熔絲；保持電路，當所述判斷電路檢測到沒有熔斷與由計數(shù)器產生的內部行地址相對應的熔絲時，用于保持從所述判斷電路輸出的符合信號；以及行預譯碼器，其中當所述行預譯碼器接收到由所述計數(shù)器產生的內部行地址時，如果所述行預譯碼器接收到來自所述保持電路的符合信號，則所述行預譯碼器將從所述計數(shù)器輸出的所述內部行地址的MSB設置為指定的數(shù)據。
4.根據權利要求2所述的半導體存儲設備，其中在所述控制信號的下降沿更新所述計數(shù)器，并且與更新同步，所述判斷電路輸出符合信號，并且由所述鎖存器鎖存所述符合信號。
5.一種具有以陣列形式排列的存儲單元的半導體存儲設備，其中在存儲單元中，失效單元的刷新周期比正常存儲單元的短，半導體存儲設備包括第一刷新命令；緊接在第一刷新命令之后輸出的第二刷新命令；根據用于進行所述存儲單元刷新的所述刷新命令而產生的控制信號；計數(shù)器，根據所述控制信號來更新內部地址；刷新冗余ROM，具有以矩陣形式排列的多個開關和熔絲，以及判斷電路，其中熔斷與緊接在具有較差刷新特性的存儲單元的地址之前的內部行地址相對應的熔絲；鎖存器，當所述判斷電路檢測到熔斷了與由所述計數(shù)器根據第一刷新命令產生的內部行地址相對應的熔絲時，鎖存從所述判斷電路輸出的符合信號；以及行預譯碼器，其中當所述行預譯碼器接收到由所述計數(shù)器根據第二刷新命令產生的內部行地址時，如果所述行預譯碼器接收到來自所述鎖存器的符合信號，則所述行預譯碼器將從所述計數(shù)器輸出的內部行地址的MSB設置為指定的數(shù)據。
6.一種具有以陣列形式排列的存儲單元的半導體存儲設備，其中在所述存儲單元中，失效單元的刷新周期比正常存儲單元的短，所述半導體存儲設備包括第一刷新命令；緊接在第一刷新命令之后輸出的第二刷新命令；根據用于進行所述存儲單元刷新的所述刷新命令而產生的控制信號；計數(shù)器，用于根據所述控制信號來更新內部地址；刷新冗余ROM，具有以矩陣形式排列的多個開關和熔絲，以及判斷電路，其中不熔斷與緊接在具有較差刷新特性的單元的地址之前的內部行地址相對應的熔絲；鎖存器，當所述判斷電路檢測到沒有熔斷與由所述計數(shù)器根據第一刷新命令產生的內部行地址相對應的熔絲時，鎖存從所述判斷電路輸出的符合信號；以及行預譯碼器，其中當所述行預譯碼器接收到由所述計數(shù)器根據第二刷新命令產生的內部行地址時，如果所述行預譯碼器接收到來自所述鎖存器的符合信號，則所述行預譯碼器將從所述計數(shù)器輸出的內部行地址的MSB設置為指定的數(shù)據。
7.根據權利要求1的半導體存儲設備，其中所述行預譯碼器將從所述計數(shù)器輸出的所述內部行地址的兩個最高位設置為指定的數(shù)據。
8.一種具有以陣列形式排列的存儲單元的半導體存儲設備，其中在所述存儲單元中，失效單元的刷新周期比正常單元的短，所述半導體存儲設備包括根據用于進行所述存儲單元刷新的刷新命令而產生的控制信號；計數(shù)器，用于根據所述控制信號更新內部地址；用于譯碼行地址的譯碼器；以及行預譯碼器；其中所述譯碼器具有表示具有較差刷新特性的單元的熔絲ROM；AND電路，對來自所述熔絲ROM的信號和所述控制信號進行邏輯與；OR電路，對來自所述AND電路的信號和從所述計數(shù)器輸出的內部行地址的MSB進行邏輯或；以及AND電路，對來自所述行預譯碼器的預譯碼信號和來自所述OR電路的信號進行邏輯與。
9.一種制造半導體存儲設備的方法，包括以下步驟利用行冗余或列冗余修復失效的單元；以及通過增加所述失效單元的刷新次數(shù)使其大于正常單元的刷新次數(shù)，修復不能用第一修復步驟修復的剩余的失效單元。
全文摘要
一種半導體存儲設備及其制造方法，在本發(fā)明中，首先，與現(xiàn)有技術相同，用行冗余或列冗余修復失效的單元，然后，對于不能利用行或列冗余修復的剩余的失效單元，通過增加刷新次數(shù)，使其大于正常單元的刷新次數(shù)，能夠修復更多的失效單元。
文檔編號G11C29/04GK1612265SQ200410090339
公開日2005年5月4日 申請日期2004年10月9日 優(yōu)先權日2003年10月9日
發(fā)明者越川康二 申請人:爾必達存儲器股份有限公司