專利名稱：時鐘信號同步裝置及時鐘信號同步方法
技術(shù)領(lǐng)域：
本發(fā)明系相關(guān)于一種時鐘信號同步裝置，特別是用于將在一存儲芯片中內(nèi)部使用的一時鐘信號與外部輸入進入該存儲芯片的一時鐘信號進行同步化，以及相關(guān)于亦時鐘信號同步化方法。
背景技術(shù)：
藉由半導(dǎo)體裝置，特別是藉由存儲裝置，例如，DRAMs(DRAM＝dynamic random access memory(動態(tài)隨機存取存儲器)或dynamicread-write memory(動態(tài)讀寫存儲器))，以，例如，CMOS技術(shù)為基礎(chǔ)，所謂的時鐘信號系被用于有關(guān)于時間而分別地協(xié)調(diào)數(shù)據(jù)之處理、或前進(advancing)。
在已知半導(dǎo)體裝置的例子中，一般而言，系會使用施加于一個別線路處的一個別時鐘信號(亦即，一所謂的“單端(single-ended)”時鐘信號)。
接著，該數(shù)據(jù)系可以，例如，在該個別時鐘信號的上升時鐘緣(或是，二者擇一地，例如，在該個別時鐘信號的下降時鐘緣)處加以前進。
再者，所謂的DDR裝置，特別是DDR-DRAMs(DDR-DRAM＝DoubleData Rate-DRAM(雙倍數(shù)據(jù)傳輸率DRAM)、或是DRAM with doubledata rate(具有雙倍數(shù)據(jù)傳輸率的DRAM)，分別地)，系已于已知技術(shù)中為已知。
在DDR裝置的例子中，取代施加于一個別線路處的一個別時鐘裝置(“單端時鐘信號”)，系使用被施加于兩個分開之線路上的兩個差分、相對反相的時鐘信號。
每當，例如，該兩個時鐘信號的該第一時鐘信號系自一狀態(tài)“邏輯高”(例如，一高電壓電平)改變至一狀態(tài)“邏輯低”(例如，一低電壓電平)時，該第二時鐘信號系會實質(zhì)上同時地將其狀態(tài)自“邏輯低”改變至“邏輯高”(例如，自一低的改變至一高的電壓電平)。
反之亦然，每當該兩個時鐘信號的該第一時鐘信號系自一狀態(tài)“邏輯低”(例如，一低電壓電平)改變至一狀態(tài)“邏輯高”(例如，一高電壓電平)時，該第二時鐘信號系會(再次實質(zhì)上同時地)將其狀態(tài)自“邏輯高”改變至“邏輯低”(例如，自一高的改變至一低的電壓電平)。
在DDR裝置中，一般而言，該數(shù)據(jù)系會同時于該第一時鐘信號之該上升緣以及在該第一時鐘信號的該上升緣處(或是同時在該第一時鐘信號之該下降緣以及在該第一時鐘信號的該下降緣處)加以前進。
因此，在一DDR裝置中之該數(shù)據(jù)的前進系較具有一個別、或“單端”時鐘信號之相對應(yīng)、已知的裝置分別地執(zhí)行的更頻繁、或是更快速(特別地是，分別地為兩位的頻繁、或是兩倍的快速)，亦即，該數(shù)據(jù)率系較相對應(yīng)、已知的裝置為高，特別是兩倍一樣的高。
于該裝置中，用于有關(guān)于時間而分別地協(xié)調(diào)該數(shù)據(jù)之處理、或前進之，內(nèi)部地，使用之該時鐘信號(分別地為“DSQ”信號、或“數(shù)據(jù)選通(data strobe)”信號)(或是，當使用差分、相對反相的時鐘信號時，該內(nèi)部時鐘信號DQS，以及相對反相于該時鐘信號DQS的該時鐘信號BDQS)系必須與外部輸入進入該裝置中的一時鐘信號(分別地為“CLK”信號、或“clock”信號)同步(、或是分別地與外部輸入進入該裝置中的所述差分時鐘信號CLK、BCLK同步)。
該(等)外部時鐘信號CLK，BCLK系藉由連接至該裝置之一適當時鐘信號產(chǎn)生器而加以產(chǎn)生。
而為了分別地將該內(nèi)部產(chǎn)生之時鐘信號DQS、或是所述內(nèi)部產(chǎn)生之時鐘信號DQS，BDQS，與該(等)外部時鐘信號CLK，BCLK進行同步，一時鐘信號同步裝置，例如，一DLL電路(DLL＝Delay Locked-Loop，延遲鎖相回路)系會加以使用，而如此的一電路系，舉例而言，自EP 964517而為已知。
一時鐘信號同步裝置系可以，舉例而言，包括一第一延遲裝置，而其系輸入有該(等)外部時鐘信號CLK，BCLK，并且，其系藉由可由該控制信號調(diào)整之一可變控制時間tvar而指示該(等)輸入外部時鐘信號CLJ，BCLK，以作為一相位比較器所輸出之一控制信號的一函數(shù)。
該第一延遲裝置所輸出的該(等)信號系可以，內(nèi)部地，被使用在該裝置之中，以用于有關(guān)于時間地分別協(xié)調(diào)該數(shù)據(jù)的該處理、或前進(亦即，分別地作為，內(nèi)部的，時鐘信號DQS、或BDQS)。
該第一延遲裝置所輸出的該DQS信號系被供應(yīng)至，藉由大略相對應(yīng)于接收器(“接收器延遲”)、分別之數(shù)據(jù)路徑(“數(shù)據(jù)路徑延遲”)、以及離線驅(qū)動調(diào)整(Off-Chip Driver)(“OCD延遲”)所造成之所述信號延遲的總和之一，固定的，延遲時間tvar，而指示該輸入信號DQS的一第二延遲裝置。
而該第二延遲裝置所輸出的該信號(分別地為FB信號、或“反饋信號”)系被供應(yīng)至上述的相位比較器，在那里，該FB信號的定相(phasing)系會與亦已經(jīng)輸入進入該相位比較器之該CLK信號之定相進行比較，而取決于該FB信號之該相位是否趕在該CLK信號之相位之前、或是落于其之后，該相位比較器系會輸出，作為用于該上述第一延遲裝置之一控制信號的，一增量信號(INC信號)、或是一減量信號(DEC信號)，而其則會造成該第一延遲裝置所影響之該CLK信號的該延遲tvar，在一INC信號的例子中，被增加，或是在一DEC信號的例子中，被減少，因此，該CLK信號以及該FB信號系最終會被同步化，亦即，該時鐘信號同步裝置系為“鎖相的(locked)”。
在該時鐘信號同步裝置之該鎖相狀態(tài)中，一濾波裝置，連接于該比較器以及該第一延遲裝置之間，系可以被活化，而其系僅有當一個以及相同的信號系為了一特別數(shù)量之連續(xù)時鐘，例如，所述時鐘信號CLK，BCLK所定義者(例如，16個連續(xù)時鐘)，而藉由該相位比較器加以輸出時(例如，為了16個連續(xù)時鐘輸出一INC信號、或是為了16個連續(xù)時鐘輸出一DEC信號)，才會向前遞送該INC、或DEC信號至該第一信號延遲裝置。
而藉由上述，于該時鐘信號同步裝置之該鎖相狀態(tài)中，在該時鐘時鐘同步裝置所輸出之該時鐘信號DQS中的跳動(jitter)系可以加以避免，而同時，偶爾(亦即，當該INC、或DEC信號系自該濾波裝置而被向前遞送至該第一信號延遲裝置時)，該時鐘信號DQS有關(guān)于該時鐘信號CLK之重新同步化系仍然可以加以確保。
然而，例如，當在該時鐘信號同步裝置之該鎖相狀態(tài)期間，該CLK信號之頻率系改變時，則其系可能要花一相對而言較長的時間，直到該CLK信號以及該DQS信號已再次地同步化為止。

發(fā)明內(nèi)容
因此，本發(fā)明的一目的系在于提供一新穎的時鐘信號同步化裝置以及一新穎的時鐘信號同步化方法，特別是，可藉以至少部分補救上述缺點之一種裝置以及一種方法。
此目的以及更進一步的目的系藉由權(quán)利要求1以及8之主題而加以達成。
本發(fā)明之具有優(yōu)勢的更進一步發(fā)展則是表示于附屬權(quán)利要求之中。
依照本發(fā)明的一基本想法，一種用于同步信號(CLK)的時鐘信號同步裝置系加以提供，其系包括-延遲裝置，系具有藉由一控制裝置而變化地加以控制的一延遲時間(tvar)，而一時鐘信號(CLK)、或自其所獲得的一信號，系被輸入于該延遲裝置之中，系被指示以該可變化控制的延遲時間(tvar)，以及系被輸出以作為一延遲時鐘信號(DQS)；-一相位比較器，以用于比較該時鐘信號(CLK)、或自其所獲得之該信號，的相位，與該延遲時鐘信號(DQS)、或是自其所獲得之一信號(FB)的相位，其特征在于，一裝置系加以提供，以用于決定該延遲裝置所輸出之該延遲時鐘信號(DQS)、或是自其所獲得之該信號(FB)，的一時鐘緣是否落在該時鐘信號(CLK)、或自其所獲得之該信號，之一相對應(yīng)時鐘緣之前或之后的一預(yù)先決定時間幀(ΔT)的范圍之內(nèi)。
藉由所述，該延遲裝置系可以偵測該延遲時鐘信號(DQS)、或自其所獲得之該信號(FB)是否藉由該時鐘信號(CLK)、或自其所獲得之該信號，而相對而言較佳地、或相對而言較差地進行同步。
根據(jù)上述，特別是該時鐘信號同步裝置的一“鎖相狀態(tài)”，則一更快、或較慢的時鐘重新同步系可以以一可變的方式而加以執(zhí)行。


接下來，本發(fā)明將藉由一實施例以及所揭示的附圖而進行更詳盡的解釋。該附圖系顯示第1圖其系顯示根據(jù)本發(fā)明之一實施例，一時鐘信號同步裝置的一示意代表圖；第2圖其系顯示用于控制該時鐘信號同步處理，特別是，該濾波裝置、且與第1圖之該時鐘信號同步裝置一起使用的一控制裝置的一詳細示意代表圖；第3A圖其系顯示在該時鐘信號同步裝置之一第一以及第二模式中，輸入進入第2圖所舉例說明之該控制裝置中之該FB以及CLK信號的時間流程圖；第3B圖其系顯示輸入進入第2圖所舉例說明之該控制裝置中之該FB以及CLK信號，產(chǎn)生于該控制裝置中之所述信號，以及該控制裝置所輸出、且用于藉由該FB以及CLK信號之一相對而言較差的同步而控制該時鐘信號同步處理的該控制信號(CLOSE信號)的時間流程圖；以及第3C圖其系顯示輸入進入第2圖所舉例說明之該控制裝置中之該FB以及CLK信號，產(chǎn)生于該控制裝置中之所述信號，以及該控制裝置所輸出、且用于藉由該FB以及CLK信號之一相對而言較佳的同步而控制該時鐘信號同步處理的該控制信號(CLOSE信號)的時間流程圖。
具體實施例方式
第1圖系顯示依照本發(fā)明之一實施例，一時鐘信號同步裝置1的一示意代表圖。
其系包括，相對應(yīng)地相似于已知的時鐘信號同步裝置，第一延遲裝置2第二延遲裝置3，一相位比較器4，以及連接于該相位比較器4以及該第一延遲裝置2之間的濾波裝置9c，再加上，不同于已知時鐘信號同步裝置并且將于接下來有更詳盡解釋的，一特殊設(shè)計的控制裝置5，以用于控制該時鐘信號同步處理，特別是該濾波裝置9c。
該時鐘信號同步裝置1系可以，例如，被提供于一半導(dǎo)體裝置之上，特別是一存儲裝置，例如，舉例而言，以CMOS存儲作為基礎(chǔ)的一DRAM(DRAM＝Dynamic Random Access Memory(動態(tài)隨機存取存儲器)或dynamic read-write memory(動態(tài)讀寫存儲器))，例如，DDR-DRAM(DDR-DRAM＝Double Data Rate-DRAM(雙倍數(shù)據(jù)傳輸率DRAM)、或是DRAM with double data rate(具有雙倍數(shù)據(jù)傳輸率的DRAM)，分別地)。
該相對應(yīng)半導(dǎo)體裝置系包括一，外部的，連接(例如，分別地為一適當?shù)囊r墊、或是一適當?shù)慕幽_)，而在該連接處，為了分別地協(xié)調(diào)在該半導(dǎo)體裝置中該數(shù)據(jù)有關(guān)于時間的該處理、或前進，一外部時鐘信號CLK系藉由一外部時鐘信號產(chǎn)生器而加以施加。
二者擇一地，該裝置系亦可以包括一適當?shù)?，另外的，外部連接(例如，分別地為一適當另外的襯墊、或是一適當另外的接腳)，而在該另外連接處，則會施加以反相于該上述時鐘信號CLK之一時鐘信號BCLK(亦即，系可以使用所謂的“差分”時鐘信號CLK，BCLK)。
在該裝置的內(nèi)部，該數(shù)據(jù)，舉例而言，系可以在該上述時鐘信號CLK(或是，更精確地說，自其所獲得之一內(nèi)部DQS時鐘信號)之該上升(rising)(或是，二者擇一地，下降(falling))時鐘緣(clockedge)處加以前進、或是當使用差分時鐘信號CLK，BCLK(或是，更精確地說，使用自其所獲得之一內(nèi)部時鐘信號DQS以及BDQS)時，一般而言，可以同時在該CLK時鐘信號之該上升緣以及在該BCLK時鐘信號之該上升緣(或是，同時在該DQS時鐘信號之該下降緣以及在該BDQS時鐘信號之該下降緣)(或是，分別地在所述相對應(yīng)信號之所述下降時鐘緣)處加以前進。
正如第1圖所舉例說明的，該施加在該半導(dǎo)體裝置之該相對應(yīng)連接處的CLK信號系會經(jīng)由連接至其的一線路10以及一線路11而被供應(yīng)至提供于該時鐘信號同步裝置1中的該第一延遲裝置2。
而在該第一延遲裝置2(“延遲鏈”或“延遲線路”)中，作為該相位比較器4分別所輸出之一控制信號INC、或DEC(或是，更精確地是，分別自其所獲得并由該濾波裝置9c輸出之一控制信號INC’、或DEC’)之一函數(shù)，該CLK信號系被指示以分別藉由該控制信號、或是接收其之一控制裝置而為可調(diào)整的一可變延遲時間tvar。
藉由該第一延遲裝置2而輸出于連接至其之一線路6a以及一線路6b處、且相較于該CLK信號而藉由該上述的可變延遲時間tvar進行延遲的該信號DQS(、或是，額外地，反相于該信號DQS的一信號BDQS)，其系可以，正如先前已經(jīng)指出的，內(nèi)部的使用在該裝置之中，以用于分別地協(xié)調(diào)該數(shù)據(jù)相關(guān)于時間的該處理、或前進(亦即，分別地作為，內(nèi)部的，時鐘信號DQS、或BDQS)。
該BDQS信號系可以，舉例而言，產(chǎn)生自該DQS信號，藉由反相、或是，系可以，舉例而言，分開地加以產(chǎn)生(例如，自該BCLK信號，藉由利用對應(yīng)于第1圖中所舉例說明之該時鐘信號同步裝置的一時鐘信號同步裝置)。
正如更進一步自第1圖所得出的結(jié)果，該第一延遲裝置2所輸出的該信號DQS系會經(jīng)由該上述的線路6a以及于其連接的一線路6c，而(額外地亦)被供應(yīng)至該上述的第二延遲裝置3(“時鐘樹延遲仿真(clock tree delay mimic)”)，而其系藉由粗略對應(yīng)于，舉例而言，該(等)接收器(“接收器延遲”)、分別之數(shù)據(jù)路徑(“數(shù)據(jù)路徑延遲”)、以及離線驅(qū)動調(diào)整(Off-Chip Driver)(“OCD延遲”)所造成之所述信號延遲的總和之一，固定的，延遲tconst而指示該輸入信號DQS。
在一線路7a處藉由該第二延遲裝置3而輸出、且相較于該DQS信號而藉由該上述固定延遲時間tconst進行延遲的該信號(分別為FB信號、或“反饋信號”)系會經(jīng)由與該線路7a相連接的一線路7b而被供應(yīng)至該相位比較器4的一第一輸入端，并且，經(jīng)由與該線路7a相連接(并且將于接下來有更詳盡的解釋)的一線路21而被供應(yīng)至該控制裝置5(“控制”)。
正如更進一步自第1圖所得出的結(jié)果，被施加在該線路10處的該CLK信號系會經(jīng)由與該線路10相連接至一線路8而被供應(yīng)至該相位比較器4的一(另一)輸入端，并且，經(jīng)由亦與該線路10相連接(并且將于接下來有更詳盡的解釋)之一線路22而被供應(yīng)至該控制裝置5。
在該相位比較器4中，對應(yīng)于相似的已知相位比較器，施加于該線路7b處并且供應(yīng)至該相位比較器4之該第一輸入端處之該FB信號的該定相系會與施加于該線路8處并且供應(yīng)至該相位比較器4之該另一輸入端處之該CLK信號的定相進行比較，而取決于該FB信號之該相位是否趕在該CLK信號之相位之前、或是落于其之后，該相位比較器4系會在一控制線路9a處輸出，作為用于該上述第一延遲裝置2之一控制信號的，一增量信號(INC信號)、或是一減量信號(DEC信號)，并且將其傳輸至該濾波裝置9c。
舉例而言，一“邏輯高”信號系可以藉由該相位比較器4而施加至該上述的線路9a，以作為INC信號，以及一“邏輯低”信號系可以作為DEC信號(或是，反之亦然)。
在該時鐘信號同步裝置1之，舉例而言，在該半導(dǎo)體裝置被帶入運作之后立即開始的，一第一模式中，例如，在第3A圖中所舉例說明之時期T1期間，經(jīng)由該線路9a而接收自該濾波裝置的所述控制信號(增量信號(INC信號)或減量信號(DEC信號))系會以一未修飾、或?qū)嵸|(zhì)上未修飾的形式(比較分別于第1圖中所舉例說明之所述信號INC’、或DEC’)(該濾波裝置9c的“不活化裝態(tài)”)，經(jīng)由一線路9b而被向前遞送至該第一延遲裝置2。
而所述上述的信號(INC(或INC’，分別地)以及DEC(或DEC’，分別地))系會造成受到該第一信號延遲裝置2影響之該CLK信號的該延遲tvar系藉由，例如，該上述的、未舉例說明之控制裝置，而相對應(yīng)地分別加以增加、或減少，例如，在一INC或INC’的例子中加以增加(比較在第3A圖左半邊所舉例說明之該INC’信號，以及，在一開始，例如，Δt1，接著Δt2，接續(xù)Δt3等(箭頭K，L，M)之該上述的時期T1期間，對于相較于該CLK信號而趕在前之該FB信號的分別減少)，或是在一DEC或DEC’的例子中加以減少分別地，因此，最終，在此，例如，自一時間t4，該CLK信號以及該FB信號系會加以同步化，亦即，該時鐘信號同步裝置1系會被鎖相(其中，正如，舉例而言，在第3A圖之右半邊所舉例說明的，分別地，該CLK信號系在實質(zhì)上與該FB信號(緣(edge)A’)相同的時間ta具有一正緣(positiveedge)A，或是，該CLK信號系在實質(zhì)上與該FB信號(緣(edge)B’)相同的時間tb具有一負緣(negative edge)B)。
接著，該時鐘信號同步裝置1系會自該上述的第一模式(“同步模式”)改變至一第二模式(比較時期T2，在第3A圖中所舉例的“鎖相模式”)。
在該上述的第一模式(“同步模式”)以及該上述的第二模式(“鎖相模式”)期間，每當該FB信號之該正緣A’趕在該CLK信號之該正緣A之前時(正如，舉例而言，在第3A圖之左邊所舉例說明)，該相位比較器4即會在該線路9a輸出一INC信號，以作為該上述的第一延遲裝置2的一控制信號，而相對于此，每當該FB信號之該正緣A’落于該CLK信號之該正緣A之后時，則該相位比較器4即會在該線路9a輸出一DEC信號，以作為該上述的第一延遲裝置2的一控制信號。
若是該時鐘信號同步裝置1系自該上述的第一模式(“同步模式”)改變至該上述的第二模式(“鎖相模式”)時，則該濾波裝置9c系會(例如，藉由該相位比較器4在一線路9d處所輸出，并且，被供應(yīng)至該濾波裝置9c之一活化信號(ACTIVATE信號))而加以活化，亦即，自該上述的不活化狀態(tài)改變至一以活化狀態(tài)。
若是該時鐘信號同步裝置1系于該上述的第二模式(“鎖相模式”)中時，亦即，若是該濾波裝置9c系于該上述的“已活化”裝置時，則該濾波裝置9c僅會將自該相位比較器4所接收之該上述的INC、或DEC信號傳送至該第一信號延遲裝置(例如，以施加于該線路9b之該INC’、或DEC’信號的形式)，當，正如將于接下來有更詳盡的解釋，處于，例如，藉由所述時鐘信號CLK，BCLK而加以定義之，連續(xù)時鐘(例如，介于8至32之間，特別地是，藉由12至20之間，例如，16個連續(xù)時鐘)之一特別、第一、相對而言較大之數(shù)A1(或是，分別地為一第一、預(yù)先決定、相對而言較長之時期)的該上述“鎖相模式”之一第一次模式中時，該相位比較器4系會輸出一個以及相同的信號(例如，16個連續(xù)時鐘的一INC信號、或是16個連續(xù)時鐘的一DEC信號)，或者是，當處于，舉例而言，藉由所述時鐘信號CLK，BCLK而加以定義之，連續(xù)時鐘(例如，介于1至8之間，特別地是，藉由2至8之間，例如，4個連續(xù)時鐘)之一特別、第二、相對而言較小之數(shù)A2(或是，分別地為一第二、預(yù)先決定、相對而言較短之時期)的該上述“鎖相模式”之一第二次模式中時，該相位比較器4系會輸出一個以及相同的信號(例如，4個連續(xù)時鐘的一INC信號、或是4個連續(xù)時鐘的一DEC信號)。
反之，亦即，當該相位比較器4并沒有(在該“鎖相模式”之該上述第一次模式中)為了時鐘的該上述的第一數(shù)A1，或是(在該“鎖相模式”之該上述第二次模式中)為了時鐘的該上述的第二數(shù)A2而輸出時，則一個以及相同的信號INC、或DEC，該濾波裝置9c，系可以，例如，經(jīng)由一另一、未舉例說明的線路，而發(fā)送一維持信號(HOLD信號)至該第一延遲裝置2。
該HOLD信號的影響系為，受到該第一延遲裝置2影響之該CLK信號的該延遲tvar系會保持固定，亦即，既不會被增加以不會被減少(，雖然一DEC、或INC信號系藉由該相位比較器4而加以輸出)，藉此，在前述之而藉此，于該時鐘信號同步裝置1的該上述鎖相狀態(tài)中，在該時鐘時鐘同步裝置輸出于該線路6b處之該時鐘信號DQS中的跳動(jitter)系可以加以避免，而同時，偶爾(亦即，當該濾波裝置9c系分別輸出一INC’、或DEC’信號(并且不是一HOLD信號)時)，該時鐘信號DQS有關(guān)于該時鐘信號CLK之重新同步化系仍然可以加以確保。
此外，該系統(tǒng)是否在該上述之“鎖相模式”之該上述的第一次模式(其中，僅有當在連續(xù)時鐘(例如，16個連續(xù)時鐘)之該上述的第一數(shù)A1期間時，該相位比較器4會輸出一個以及相同的信號IN或DEC，且其系會相對應(yīng)地藉由該濾波裝置9c而被向前遞送至該第一延遲裝置2、或是分別地，沒有HOLD信號被輸出)中、或是該系統(tǒng)是否在該上述之“鎖相模式”之該上述的第二次模式(其中，僅有當在連續(xù)時鐘(例如，4個連續(xù)時鐘)之該上述的第二數(shù)A2期間時，該相位比較器4會輸出一個以及相同的信號IN或DEC，且其系會相對應(yīng)地藉由該濾波裝置9c而被向前遞送至該第一延遲裝置2、或是分別地，沒有HOLD信號被輸出)中，乃是藉由該上述的控制裝置5而加以決定，正如將于接下來有更詳盡的解釋。
在這過程中，該控制裝置5，特別地，系會決定該CLK以及該FB信號之該上升緣A，A’(或是，二者擇一地，該下降緣B，B’)是否有關(guān)于時間而相對而言較接近彼此(其系表示，正如，舉例而言，在第3圖中所附圖，所述時鐘信號CLK以及FB系(仍然)會相對而言較佳地進行同步)、或是系會決定該CLK以及該FB信號之該上升緣A，A’(或是，二者擇一地，該下降緣B，B’)是否有關(guān)于時間而相對而言遠離彼此(其系表示，正如，舉例而言，在第3B圖中所附圖，所述時鐘信號CLK以及FB系(僅)會相對而言較差地進行同步)，例如，由于在該CLK信號之頻率中的改變、或是，例如，在該供應(yīng)電壓量的一改變，以及，受其所影響之該第一延遲裝置2所造成之該信號延遲時間中的一改變。
若是該上述的控制裝置5決定了該CLK以及該FB信號之該上升緣A，A’(或是，二者擇一地，該下降緣B，B’)系有關(guān)于時間而相對而言較接近彼此時，則該控制裝置5，正如在第3C圖中所舉例說明的，系會于一線路29處輸出一“邏輯高”控制信號CLOSE，并且將其傳送至該濾波裝置9c(，而其系會接著，分別地，改變至該上述之“鎖相模式”的該上述的第一次模式、或是維持在此狀態(tài)中)(其中，僅有當在連續(xù)時鐘之該上述的第一、相對而言較大之數(shù)A1的期間時，該相位比較器4會輸出一個以及相同的信號IN或DEC，且其系會相對應(yīng)地藉由該濾波裝置9c而被向前遞送至該第一延遲裝置2、或是分別地，沒有HOLD信號被輸出)。
該第二模式(“鎖相模式”)的該第一次模式系構(gòu)成該第二模式(“鎖相模式”)的系統(tǒng)默認值，而其中，該系統(tǒng)系會在完成該第一模式(同步模式)之后，(首先)自動地改變。
若是該上述的控制裝置5決定了該CLK以及該FB信號之該上升緣A，A’(或是，二者擇一地，該下降緣B，B’)系有關(guān)于時間而相對而言較遠離彼此時，則該控制裝置5，正如在第3B圖中所舉例說明的，系會于該上述的線路29處輸出一“邏輯低”控制信號CLOSE，并且將其傳送至該濾波裝置9c(，而其系會接著，分別地，改變至該上述之“鎖相模式”的該上述的第二次模式、或是維持在此狀態(tài)中)(其中，僅有當在連續(xù)時鐘之該上述的第二、相對而言較小之數(shù)A2的期間時，該相位比較器4會輸出一個以及相同的信號IN或DEC，且其系會相對應(yīng)地藉由該濾波裝置9c而被向前遞送至該第一延遲裝置2、或是分別地，沒有HOLD信號被輸出)。
其影響系為，藉由在該CLK信號以及該FB信號之間之一相對而言較大的誤差(亦即，在該上述之“鎖相模式”之該第二次模式中)，則接著在該DQS信號以及該CLK信號之間之相對而言較大的相位差異，其系會較在該CLK信號以及該FB信號之間之一相對而言較小的誤差(亦即，在該上述之“鎖相模式”之該第一次模式中)相對而言抵銷的更快速或更頻繁，亦即，藉由在該DQS信號以及該CLK信號之間之一相對而言較小的相位誤差。
此系使得有可能，在該DQS信號以及該CLK信號之間之一相對而言較大之差異的例子中，該DQS信號以及該CLK信號可以相對而言較快地(再次地)進行同步化。
第2圖系顯示于第1圖之該時鐘信號同步裝置中所使用之用于控制該時鐘信號同步處理，特別是，用于控制該濾波裝置9c的一控制裝置5的一詳細示意代表圖。
正如由第2圖所得出的結(jié)果，該控制裝置5系包括一RS觸發(fā)器(flip-flop)12，而其系具有兩個NAND門17a、17b、第一、第二、以及第三延遲裝置13a、13b、13c，一第一以及一第二AND門14a、14b，另外的NAND門14c以及17c，一閂鎖15，以及一反相器16。
該(第一)AND門14a之一第一輸入端系經(jīng)由一線路20a而與該上述的線路22相連接，而經(jīng)由該線路22，該上述的CLK信號系輸入進入該控制裝置5。
該(第一)AND門14a之一第二輸入端系經(jīng)由一線路20b而與該上述的(第一)延遲裝置13a之一輸出端相連接，而該延遲裝置13a的輸入端則是經(jīng)由一線路20c而亦連接至該上述的線路22，且經(jīng)由該線路22，該上述的CLK信號系輸入進入該控制裝置5。
正如更進一步由第2圖所得出的結(jié)果，該(第二)AND門14b之一第一輸入端系經(jīng)由一線路20d而與該上述的(第二)延遲裝置13b之一輸出端相連接，而該延遲裝置13b的輸入端則是經(jīng)由一線路20e而連接至該上述的線路21，且經(jīng)由該線路21，該上述的FB信號系輸入進入該控制裝置5。
該(第二)AND門14b之一第二輸入端系經(jīng)由一線路20f而亦與該上述的線路21相連接，而經(jīng)由該線路21，該上述的FB信號系輸入進入該控制裝置5。
該第一AND門14a的該輸出端系經(jīng)由一線路20g而被連接至該NAND門17c的一第一輸入端，以及該第二AND門14b的該輸出端系經(jīng)由一線路20h而被連接至該NAND門17c的一第二輸入端。
而正如更進一步由第2圖所得出的結(jié)果，該上述的線路22系會經(jīng)由一線路20i而與該反相器16的一輸入端相連接，而該反相器16的輸出端則是經(jīng)由一線路20k以及與其相連接之一線路20l而被連接至該NAND門14c的一第二輸入端。
該NAND門14c之一第一輸入端系經(jīng)由一線路20m而與該上述的(第三)延遲裝置13c之一輸出端相連接，而該延遲裝置13c的輸入端則是經(jīng)由一線路20n而連接至該上述的線路20k，并且，因此亦連接至該反相器16之該輸出端。
依照第2圖，該反相器16之該輸出端系額外地亦經(jīng)由與該線路20k相連接之一線路20o而被連接至該閂鎖15的一(時鐘)輸入端。
該RS觸發(fā)器12的一第一輸入端(或是，分別地，該RS觸發(fā)器12之該第一NAND門17a之一第一輸入端)系經(jīng)由一線路20p而被連接該上述(第三)NAND門17c的一輸出端，再者，該RS觸發(fā)器12之該第一NAND門17a之該輸出端系經(jīng)由一線路20q以及與其相連接之一線路20r而被反饋至該RS觸發(fā)器12之該第二NAND門17b的一第一輸入端。
再者，該RS觸發(fā)器12之該第二NAND門17b之一第二輸入端系經(jīng)由一線路20s而與該上述的NAND門14c相連接。
該RS觸發(fā)器12之該第二NAND門17b的該輸出端系經(jīng)由一線路20t而被反饋至該RS觸發(fā)器12之該第一NAND門17a的一第二輸入端。
該RS觸發(fā)器12之一輸出端(在此該第一NAND門17a)之該輸出端)系經(jīng)由連接至該線路20q之一線路20u而被連接至該閂鎖15的一(數(shù)據(jù))輸入端。
此外，正如第2圖所示，由于該閂鎖15之輸出端系被連接至該上述的線路29因此，該控制裝置5于該閂鎖15之該輸出端處所輸出的該控制信號(CLOSE信號)系可以，正如先前已經(jīng)解釋過的一樣以及正如第1圖所舉例說明的一樣，被供應(yīng)至該時鐘信號同步裝置1的該濾波裝置9c。
所述延遲裝置13a、13b、13c系，舉例而言，可以藉由一單反相器每一個、或是，例如，藉由復(fù)數(shù)個反相器，例如，藉由串聯(lián)連接之奇數(shù)個反相器，而加以形成。
藉由該延遲裝置13a，施加于所述線路22、20c之該CLK信號系加以延遲，并且，系以一已反相之形式，被供應(yīng)至該AND門14a的該第二輸入端。
相對應(yīng)相似地，施加于所述線路21、20e之該FB信號系藉由該延遲裝置13b而加以延遲，并且，系以一已反相之形式，被供應(yīng)至該AND門14a的該第一輸入端。
正如由第3B圖以及第3C圖所得出的結(jié)果，當一“邏輯高”信號系同時施加于該AND門14a之該第一以及該第二輸入端時，輸出于該AND門14a之該輸出端處的該信號CLK_D將僅會變成“邏輯高”，而此系為當該CLK信號將其狀態(tài)自“邏輯低”改變至“邏輯高”時的例子(亦即，具有該CLK信號的一正緣A)，此外，在該信號延遲時間所造成之一延遲ΔT受到該延遲裝置13a之影響之后，被輸出于該AND門14a之該輸出端處的該信號CLK_D系會再次地改變至“邏輯低”(，這是由于施加于該AND門14a之該第二輸入端的該信號系會接著將其，已藉由該延遲ΔT而加以延遲的，狀態(tài)自“邏輯高”改變至“邏輯低”)。
而相對應(yīng)相似地，正如由第3B圖以及第3C圖所得出的結(jié)果，當一“邏輯高”信號系同時施加于該AND門14b之該第一以及該第二輸入端時，被輸出于該AND門14b之該輸出端處的該信號FB_D將僅會變成“邏輯高”，而此系為當該FB信號將其狀態(tài)自“邏輯低”改變至“邏輯高”時的例子(亦即，具有該FB信號的一正緣A)，此外，在該信號延遲時間所造成之一延遲ΔT受到該延遲裝置13b之影響之后，輸出于該AND門14b之該輸出端處的該信號FB_D系接著會再次地改變至“邏輯低”(，這是由于施加于該AND門14b之該第一輸入端的該信號系會接著將其，已藉由該延遲ΔT而加以延遲的，狀態(tài)自“邏輯高”改變至“邏輯低”)。
依照第2圖，于該AND門14a之該輸出端處所輸出的該信號CLK_D系會經(jīng)由該線路20g而被供應(yīng)至該NAND門17c之該第一輸入端，以及于該AND門14b之該輸出端處所輸出的該信號FB_D則會經(jīng)由該線路20h而被供應(yīng)至該NAND門17c之該第二輸入端。
另外，當一“邏輯高”信號系同時被施加于該NAND門17c之該第一以及該第二輸入端時，于該NAND門17c之該輸出端處所輸出、并且被用作為該RS觸發(fā)器12之一設(shè)定信號，的該信號SET則將僅會變成“邏輯低”。
此系僅為當，正如在第3C圖中所舉例說明的一樣，該CLK信號以及該FB信號之所述正緣A，A’系有關(guān)于時間而相對而言較接近彼此的例子，亦即，在該CLK信號以及該FB信號之所述正緣A，A’之間的時間距離系會小于、或等于分別受到該延遲裝置13a、或13b影響之該上述信號延遲時間ΔT(，而此系表示，正如，舉例而言，在第3C圖中所舉例說明的，該CLK信號以及該FB信號系(仍然)相對而言較佳地進行同步化)。
除此之外，亦即，當，正如在第3B圖中所舉例說明的一樣，該CLK信號以及該FB信號之所述正緣A，A’系有關(guān)于時間而相對而言較遠離彼此的時后，亦即，在該CLK信號以及該FB信號之所述正緣A，A’之間的時間距離系會大于分別受到該延遲裝置13a、或13b影響之該上述信號延遲時間ΔT(，而此系表示，正如，舉例而言，在第3B圖中所舉例說明的，該CLK信號以及該FB信號系(僅)相對而言較差地進行同步化)，被輸出于該NAND門17c之該輸出端處，并被使用作為用于該RS觸發(fā)器12之一設(shè)定信號，的該信號SET系維持為“邏輯高”。
當用于該RS觸發(fā)器12之該設(shè)定信號SET系變成“邏輯低”時(亦即，當該CLK信號以及該FB信號之所述正緣A，A’系有關(guān)于時間而相對而言較接近彼此時)，被輸出于該觸發(fā)器12之該NAND門17a之該輸出端處，并被供應(yīng)至該閂鎖15之該(數(shù)據(jù))輸入端，的該信號SIG系會變成為“邏輯高”。
正如更進一步由第2圖所得出的結(jié)果，施加于所述線路22之該CLK信號系經(jīng)由該上述的線路20i而被供應(yīng)至該上述的反相器16，并且，系以一已反相之形式，而被供應(yīng)至該閂鎖15之該(時鐘)輸入端。
若是，正如上述所解釋的具有關(guān)于時間而相對而言較接近彼此之該CLK信號以及該FB信號之所述正緣A，A’，被輸出于該觸發(fā)器12之該NAND門17a之該輸出端處，并被供應(yīng)至該閂鎖15之該(數(shù)據(jù))輸入端，的該信號SIG系會變成為“邏輯高”時，則位于被施加在該閂鎖15之該(時鐘)輸入端處之該信號bCLK的下一個正緣(亦即，位于該CLK信號之下一個負緣)，被輸出于該閂鎖15之該輸出端的該控制信號CLOSE(亦即，在該線路29)系會變成“邏輯高”(此系表示，該CLK信號以及該FB信號的所述正緣系有關(guān)于時間而相對而言較接近彼此)。
正如更進一步由第2圖所得出的結(jié)果，在該反相器16之該輸出端處所輸出，并且相較于該CLK信號而加以反相，的該bCLK信號，系被供應(yīng)至該延遲裝置13c之該輸入端以及供應(yīng)至該NAND門14c的該第二輸入端。
藉由該延遲裝置13c，施加于其輸入端的該bCLK信號系加以延遲，并且，系以一已反相之形式，被供應(yīng)至該NAND門14c的該第一輸入端。
當一“邏輯高”信號系同時施加于該NAND門14c之該第一以及該第二輸入端時，被輸出于該NAND門14c之該輸出端處，亦即，在該線路20s處，并被使用作為用于該RS觸發(fā)器12之一重設(shè)信號，的該信號RST，將僅會變成“邏輯低”，而此系為當該bCLK信號將其狀態(tài)自“邏輯低”改變至“邏輯高”時的例子，或者，反之亦然，該CLK信號將其狀態(tài)自“邏輯高”改變至“邏輯低”(亦即，具有該CLK信號的一負緣B)，接著，在該信號延遲時間所造成之一延遲ΔT受到該延遲裝置13c之影響之后，輸出于該NAND門14c之該輸出端處的該信號RST系會再次地改變至“邏輯高”(，這是由于施加于該NAND門14c之該第一輸入端的該信號系會接著將其，已藉由該延遲ΔT而加以延遲的，狀態(tài)自“邏輯高”改變至“邏輯低”)。
若是，正如上述所解釋的，于該NAND門14c之該輸出端處所輸出的該RST信號，亦即，在該線路20s處，系變成“邏輯低”時，則該RS觸發(fā)器12系會重設(shè)(亦即，在該RS觸發(fā)器12之該輸出端數(shù)所輸出的該信號SIG，亦即，在該線路20q處，系變成“邏輯低”)，因此，該控制裝置系可以，在該CLK信號之下一個正緣C，再次地依照所述上述的陳述，而決定該CLK信號以及該FB信號之所述正緣A，A’是否有關(guān)于時間而相對而言較接近彼此(第3C圖)、或是有關(guān)于時間而相對而言較遠離彼此(第3B圖)。
參考符號列表1時鐘信號同步裝置2第一延遲裝置3第二延遲裝置4相位比較器5控制裝置6a 線路6b 線路6c 線路7a 線路7b 線路8線路9a 線路9b 線路9c 濾波裝置9d 線路10 線路11 線路12 RS觸發(fā)器13a 延遲裝置13b 延遲裝置13c 延遲裝置14a AND門14b AND門14c AND門15 閂鎖16 反相器17a NAND門17b NAND門17c NAND門20a 線路
20b 線路20c 線路20d 線路20e 線路20f 線路20g 線路20h 線路20i 線路20k 線路20l 線路20m 線路20n 線路20o 線路20p 線路20q 線路20r 線路20s 線路20t 線路20u 線路21 線路22 線路29 線路
權(quán)利要求
1.一種用于同步時鐘信號(CLK，DQS)的時鐘信號同步裝置(1)，包括-延遲裝置(2)，其具有可由一控制裝置來變化性地控制的一延遲時間(tvar)，而一時鐘信號(CLK)、或自其所獲得的一信號，乃被輸入至該延遲裝置之中而由該可變化控制的延遲時間(tvar)來指定，而且被輸出以作為一延遲時鐘信號(DQS)；以及-一相位比較器(4)，用以將該時鐘信號(CLK)的相位、或自其所獲得之該信號的相位，與該延遲時鐘信號(DQS)的相位、或是自其所獲得之一信號(FB)的相位作比較，其特征在于，一裝置(5)乃被設(shè)制，以便決定該延遲裝置(2)所輸出之該延遲時鐘信號(DQS)、或是自其所獲得之該信號(FB)，的一時鐘緣(A’)是否落在該時鐘信號(CLK)、或自其所獲得之該信號，的一相對時鐘緣(A)之前或之后的一預(yù)先決定時間幀(ΔT)的范圍之內(nèi)。
2.根據(jù)權(quán)利要求1所述之裝置，其中，僅有在該相位比較器(4)系為了連續(xù)時鐘(CLK，DQS)的一預(yù)先決定數(shù)目(A1，A2)而決定該時鐘信號(CLK)、或自其所獲得之該信號，的該相位乃是趕在該延遲時鐘信號(DQS)、或自其所獲得之該信號(FB)，的該相位之前時，或是，在該相位比較器(4)為了連續(xù)時鐘(CLK，DQS)的一預(yù)先決定數(shù)目(A1，A2)而決定該時鐘信號(CLK)、或自其所獲得之該信號，的該相位乃是落于該延遲時鐘信號(DQS)、或自其所獲得之該信號(FB)，的該相位之后時，在該時鐘信號同步裝置(1)之一第一模式中的該控制裝置才會改變該延遲裝置延遲時間(tvar)。
3.根據(jù)權(quán)利要求2所述之裝置，其中，當該裝置(5)決定該延遲裝置(2)所輸出之該延遲時鐘信號(DQS)、或是自其所獲得之該信號(FB)，的一時鐘緣(A’)乃是落在該時鐘信號(CLK)、或自其所獲得之該信號，之一對應(yīng)時鐘緣(A)之前或之后的該預(yù)先決定時間幀(ΔT)的范圍內(nèi)時，則僅有當該相位比較器(4)為了連續(xù)時鐘(CLK，DQS)的一第一數(shù)目(A1)而決定該時鐘信號(CLK)、或自其所獲得之該信號，的該相位乃是趕在、或落于該延遲時鐘信號(DQS)、或自其所獲得之該信號(FB)，的該相位之前、或之后時，該控制裝置才會改變該延遲裝置延遲時間(tvar)，以及當該裝置(5)決定該延遲裝置(2)所輸出之該延遲時鐘信號(DQS)、或是自其所獲得之該信號(FB)，的一時鐘緣(A’)乃是落在該時鐘信號(CLK)、或自其所獲得之該信號，之一相對時鐘緣(A)之前或之后的該預(yù)先決定時間幀(ΔT)的范圍外時，則僅有當該相位比較器(4)為了連續(xù)時鐘(CLK，DQS)所有的不同于該第一數(shù)目(A1)的一第二數(shù)目(A2)而決定該時鐘信號(CLK)、或自其所獲得之該信號，的該相位乃是趕在、或落于該延遲時鐘信號(DQS)、或自其所獲得之該信號(FB)，的該相位之前、或之后時，該控制裝置才會改變該延遲裝置延遲時間(tvar)。
4.根據(jù)權(quán)利要求3所述之裝置，其中，時鐘的該第二數(shù)目(A2)乃小于時鐘之該第一數(shù)目(A1)。
5.根據(jù)前述權(quán)利要求其中任一所述之裝置，其中，當該相位比較器(4)決定該時鐘信號(CLK)、或自其所獲得之該信號，的該相位乃是趕在、或落于該延遲時鐘信號(DQS)、或自其所獲得之該信號(FB)，的該相位之前、或之后時，在該時鐘信號同步裝置(1)之一第二模式中的該控制裝置乃會分別地于每次、或在每個時鐘(CLK，DQS)改變該延遲裝置延遲時間(tvar)。
6.根據(jù)權(quán)利要求2至5其中之一所述之裝置，其中，該時鐘信號同步裝置(1)的該第一模式乃為一重新同步模式、或一鎖相模式(locked mode)。
7.根據(jù)權(quán)利要求5或6所述之裝置，其中該時鐘信號同步裝置(1)的第二模式乃為一同步模式。
8.一種時鐘信號同步方法，其包括下列步驟-藉由一可變化控制的延遲時間(tvar)來指示一時鐘信號(CLK)、或自其所獲得之一信號，進而獲得一延遲時鐘信號(DQS)，其特征系在于，該方法乃更包括下列步驟-決定該延遲時鐘信號(DQS)、或自其所獲得之一信號(FB)，的一時鐘緣(A’)是否落在該時鐘信號(CLK)、或自其所獲得之該信號，之一相對時鐘緣(A)之前或之后的一預(yù)先決定時間幀(ΔT)的范圍內(nèi)。
全文摘要
本發(fā)明涉及時鐘信號同步方法及同步裝置。該裝置包括延遲裝置，其具有可由一控制裝置來變化性地控制的一延遲時間，而一時鐘信號、或自其所獲得的一信號，乃被輸入至該延遲裝置之中而由該可變化控制的延遲時間來指定，而且被輸出以作為一延遲時鐘信號；以及一相位比較器，用以將該時鐘信號的相位、或自其所獲得之該信號的相位，與該延遲時鐘信號的相位、或是自其所獲得之一信號的相位作比較。裝置乃被設(shè)制，以便決定該延遲裝置所輸出之該延遲時鐘信號、或是自其所獲得之該信號的一時鐘緣是否落在該時鐘信號、或自其所獲得之該信號的一相對時鐘緣之前或之后的一預(yù)先決定時間幀的范圍之內(nèi)。
文檔編號G11C7/22GK1610004SQ200410085958
公開日2005年4月27日 申請日期2004年10月25日 優(yōu)先權(quán)日2003年10月23日
發(fā)明者R·拉賈斯舍克哈, A·明佐尼 申請人:因芬尼昂技術(shù)股份公司