專利名稱：半導(dǎo)體記憶模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明系關(guān)于具有復(fù)數(shù)設(shè)置于至少一列之記憶芯片以及至少一緩沖芯片之半導(dǎo)體記憶模塊，該緩沖芯片驅(qū)動(dòng)并接收給記憶芯片之時(shí)鐘信號(hào)以及指令及地址信號(hào)，以及經(jīng)由模塊內(nèi)部之一時(shí)鐘，地址與指令及數(shù)據(jù)總線至記憶芯片或來(lái)自記憶芯片之?dāng)?shù)據(jù)信號(hào)，且其形成至外部主要記憶總線之接口。
背景技術(shù)：
對(duì)于具有大積體化之極快速的記憶架構(gòu)而言，例如DDR-IIIDRAMs，在未來(lái)將需要「緩沖芯片」。附第8圖說明此種記憶系統(tǒng)，其中位于個(gè)別記憶模塊100，200之緩沖芯片100，210以串連方式連接至流向一內(nèi)存控制器300之主要記憶總線400。在緩沖芯片110，210上，切換裝置S確保數(shù)據(jù)僅從個(gè)別的地址記憶模塊100或200被讀出或被寫入其中。羅馬數(shù)字I，II，III及IV指示個(gè)別的內(nèi)存群組，每一群組具有在記憶模塊100及200上之個(gè)別在列方向設(shè)置之一者在另一者之后的復(fù)數(shù)記憶芯片。緩沖芯片110，210轉(zhuǎn)換「短線連接(stubbus)」，如今日在DDR及DDR-II系統(tǒng)中所使用，為階層式的總線系統(tǒng)，其中僅發(fā)生有點(diǎn)對(duì)點(diǎn)(point-to-point)或點(diǎn)對(duì)二點(diǎn)(point-to-two-point)連接。此種連接允許遠(yuǎn)大于1Gbyte的數(shù)據(jù)傳輸速率。此外，串連的方式允許大數(shù)量的緩沖芯片互相串連且允許具有極大數(shù)目記憶芯片之記憶系統(tǒng)被制造在僅僅一個(gè)主要記憶總線400上。
附第9圖表示具有一緩沖芯片(HUB)110之記憶模塊如何能在內(nèi)部設(shè)計(jì)8記憶芯片之布局圖。以破折線及點(diǎn)表示之時(shí)鐘信號(hào)線以及以破折線表示之指令及地址總線線(C/A)由緩沖芯片110集中驅(qū)動(dòng)，并被連續(xù)傳輸至「飛行拓樸(fly-by topology)」之記憶芯片101，102，...，108(DRAMs)，并在端點(diǎn)a1，a2，b1，b2終點(diǎn)以避免信號(hào)反射。
在其它計(jì)算機(jī)及其記憶系統(tǒng)可被運(yùn)作之高頻上，前述連接在線之信號(hào)的傳播時(shí)間很重要。在以下的描述中，將假設(shè)每一連結(jié)(緩沖芯片至DRAM以及DRAM至DRAM)的傳播時(shí)間為200ps。從緩沖芯片110至第一DRAM(例如104)，所有的這些信號(hào)(CLK，C/A，DQ，DQS)因此需要200ps以及800ps至第四DRAM(例如101)。因?yàn)闀r(shí)鐘信號(hào)CLK及指令與地址信號(hào)C/A具有相同的傳播時(shí)間，指令及地址可無(wú)困難地從緩沖芯片110傳輸至個(gè)別的DRAM芯片。類似的情況適用于寫入數(shù)據(jù)(DQ，DQS)至DRAM的移轉(zhuǎn)。從整體系統(tǒng)來(lái)看，事實(shí)是在不同時(shí)間分別發(fā)生之DRAMs內(nèi)真正的寫入操作不太重要。
當(dāng)數(shù)據(jù)將從DRAMs被讀出時(shí)會(huì)產(chǎn)生以下問題CLK信號(hào)及總線上之C/A信號(hào)之傳播時(shí)間表示DRAM芯片在不同時(shí)間接收及讀取指令。于我們所舉之例中第一與最后DRAM之間的差異為600ps。在一段時(shí)間之后，假設(shè)對(duì)所有DRAMs而言都相同，DRAM芯片開始回送它們的數(shù)據(jù)至緩沖芯片110。從DRAM芯片至緩沖芯片的傳播時(shí)間現(xiàn)在再度依據(jù)DRAM芯片在記憶模塊(DIMM)上的地址而定，在此排列中最后接收指令之DRAM芯片的傳播時(shí)間是最長(zhǎng)的。為此理由，數(shù)據(jù)抵達(dá)緩沖芯片110時(shí)將有時(shí)間延遲，尤其是具有從緩沖芯片110至DRAM芯片之傳播時(shí)間的二倍。所以從第一至最后數(shù)據(jù)經(jīng)過1200ps＝1.2ns。
讀取數(shù)據(jù)中的時(shí)間延遲限制最大操作頻率為800MHz(＝1.125ns)之下，或需要由緩沖器中復(fù)雜的電路補(bǔ)償，其將產(chǎn)生數(shù)據(jù)中的另一延遲，因?yàn)樽钤绲臄?shù)據(jù)可能以至少1.2ns加上補(bǔ)償電路中的處理時(shí)間延遲。
DE 102 06 060描述一種記憶系統(tǒng)，其中每一記憶模塊具有復(fù)數(shù)記憶芯片以及一緩沖芯片設(shè)置于其上。在讀取模式中，時(shí)鐘信號(hào)及讀取信號(hào)具有相同的傳播方向。此記憶系統(tǒng)相較于本半導(dǎo)體記憶模塊具有其它基本的不同首先，數(shù)據(jù)信號(hào)直接從一內(nèi)存控制器經(jīng)由支線傳輸給模塊上的記憶芯片。指令及地址信號(hào)及數(shù)據(jù)信號(hào)之傳播時(shí)間改變。同樣地，從個(gè)別記憶模塊至內(nèi)存控制器之讀取及寫入數(shù)據(jù)信號(hào)之個(gè)別傳播時(shí)間是不同的。最后，已知的記憶系統(tǒng)具有內(nèi)存控制器產(chǎn)生之時(shí)鐘信號(hào)WCLK之所有記憶模塊用之同步時(shí)鐘控制，以及每一記憶模塊中之每一緩沖芯片中之讀取時(shí)鐘信號(hào)RCLK之同步產(chǎn)生。

發(fā)明內(nèi)容
因此，所欲之目的在于允許一般型態(tài)之半導(dǎo)體記憶模塊為可能，因此時(shí)鐘或指令及地址信號(hào)與數(shù)據(jù)信號(hào)之間的時(shí)間延遲變得相當(dāng)短。
此目的依據(jù)權(quán)利要求而可達(dá)成。
因此，本發(fā)明藉由具有復(fù)數(shù)設(shè)置于至少一列之記憶芯片以及至少一緩沖芯片之一半導(dǎo)體記憶模塊而達(dá)成，該緩沖芯片驅(qū)動(dòng)并接收給記憶芯片之時(shí)鐘信號(hào)以及指令及地址信號(hào)，以及經(jīng)由模塊內(nèi)部之一時(shí)鐘，地址，指令及數(shù)據(jù)總線至記憶芯片或來(lái)自記憶芯片之?dāng)?shù)據(jù)信號(hào)，且其形成至外部主要記憶總線之接口，該半導(dǎo)體記憶模塊之特征在于半導(dǎo)體記憶模塊具有二、四、六或八緩沖芯片設(shè)置于其上，且所有的記憶芯片藉由來(lái)自包括時(shí)鐘信號(hào)線，數(shù)據(jù)信號(hào)線以及指令與地址信號(hào)線之群組中之至少一信號(hào)線型態(tài)被連接至二個(gè)別的緩沖芯片，且由此群中之其它信號(hào)線被連接至二緩沖記憶芯片之一，且經(jīng)由它們的線從一緩沖芯片至一個(gè)別記憶芯片之驅(qū)動(dòng)信號(hào)之電子信號(hào)傳播時(shí)間與在讀取操作期間從此記憶芯片至其它緩沖芯片之?dāng)?shù)據(jù)信號(hào)之電子信號(hào)傳播時(shí)間的總和對(duì)所有記憶芯片而言都是相同的，以及提供用以控制至記憶芯片或來(lái)自記憶芯片之個(gè)別數(shù)據(jù)寫入及讀取之控制裝置，以便在數(shù)據(jù)寫入及讀取時(shí)經(jīng)由模塊內(nèi)部總線于和數(shù)據(jù)信號(hào)相同的個(gè)別方向中驅(qū)動(dòng)時(shí)鐘信號(hào)及指令與地址信號(hào)。
本發(fā)明系以在半導(dǎo)體記憶模塊上之記憶芯片之一列的二端提供至少二緩沖芯片，其亦被稱為HUB芯片，為基礎(chǔ)。此二緩沖芯片或HUB芯片可具有相同或不同的功能。半導(dǎo)體記憶模塊上之記憶芯片使用至少一連接(時(shí)鐘信號(hào)線CLK，指令及地址信號(hào)線C/A或數(shù)據(jù)線DQ，DQS)被連接于至少二緩沖芯片。
此控制裝置確保寫入數(shù)據(jù)時(shí)，指令及地址信號(hào)和數(shù)據(jù)信號(hào)在相同的方向移動(dòng)，也就是說，從另一觀點(diǎn)來(lái)看是同時(shí)抵達(dá)記憶芯片。這表示個(gè)別記憶芯片之間的時(shí)間延遲是無(wú)關(guān)的。
此控制裝置也確保在讀取數(shù)據(jù)時(shí)，指令及地址信號(hào)和數(shù)據(jù)信號(hào)在相同的方向移動(dòng)，也就是說，從其它觀點(diǎn)來(lái)看，它們同時(shí)到達(dá)一緩沖芯片。在此情況中，個(gè)別記憶芯片之間的時(shí)間延遲再次于指令信號(hào)接收時(shí)藉由數(shù)據(jù)信號(hào)之不同的傳播時(shí)間而確實(shí)地受到補(bǔ)償。
以本發(fā)明特定的改善而言，可有復(fù)數(shù)不同的實(shí)施例。當(dāng)半導(dǎo)體記憶模塊維持具有不同功能之二緩沖芯片時(shí)，一種解決的方法是讓數(shù)據(jù)寫入包含被動(dòng)地反應(yīng)之第二緩沖器芯片并僅設(shè)定時(shí)鐘，指令及地址總線線用之主動(dòng)終點(diǎn)。個(gè)別芯片之間的時(shí)間延遲存在，但系統(tǒng)內(nèi)沒有其它的干擾效應(yīng)。在此變化中，讀取包含時(shí)鐘信號(hào)而指令及地址信號(hào)僅由第二緩沖芯片驅(qū)動(dòng)，而第一緩沖芯片設(shè)置該終點(diǎn)。模塊內(nèi)部總線內(nèi)之該時(shí)鐘信號(hào)線及該指令與地址信號(hào)線因此是雙向的，因?yàn)樾盘?hào)可以在二方向傳輸。來(lái)自記憶芯片之讀取數(shù)據(jù)被傳送至第一緩沖芯片(僅有此芯片被連接至與記憶芯片相關(guān)之?dāng)?shù)據(jù)信號(hào)線)。在此情況中，數(shù)據(jù)同時(shí)抵達(dá)第一緩沖芯片，因?yàn)殡x此第一緩沖芯片最遠(yuǎn)且具有最長(zhǎng)之至第一緩沖芯片之傳播時(shí)間之記憶芯片具有最短之來(lái)自第二緩沖芯片之指令與地址信號(hào)之傳播時(shí)間，也就是說，此記憶芯片因此較早接收讀取指令。
在另一種解決方案中(其未被表示于圖中)，數(shù)據(jù)總線線連接至第一及第二緩沖芯片。讀取依然包含驅(qū)動(dòng)時(shí)鐘信號(hào)及指令與地址信號(hào)之第一緩沖芯片，但讀取數(shù)據(jù)同樣從記憶芯片流動(dòng)至第二緩沖芯片，也就是說從圖的左邊至右邊，其中它們同樣同時(shí)到達(dá)。第二緩沖芯片可以，但非必要，連接至?xí)r鐘及指令與地址線。在此變化中，時(shí)鐘，指另與地址線以及數(shù)據(jù)信號(hào)線是單向的，表示信號(hào)僅在一方向傳輸，也就是說從圖的左邊至右邊。
另一變化實(shí)施例是具有二相同緩沖芯片之半導(dǎo)體記憶模塊。在此情況中，半導(dǎo)體模塊上之記憶芯片被分為二群，每一群具有相同數(shù)目的芯片。舉例而言，第一組4個(gè)記憶芯片形成一第一群，而第二組4個(gè)記憶芯片形成一第二群。這些群藉由以它們的數(shù)據(jù)線將其連接至相關(guān)的緩沖芯片以及它們的時(shí)鐘，指令與地址信號(hào)線將它們連接至二緩沖芯片之至少一者而與一個(gè)別的緩沖芯片產(chǎn)生關(guān)連。在具有二相同緩沖芯片之變化中，寫入包括指令與地址信號(hào)以及寫入數(shù)據(jù)一起從緩沖芯片流動(dòng)至記憶芯片。讀取包括第一群記憶芯片之指令與地址信號(hào)由第二緩沖芯片驅(qū)動(dòng)且此群中的數(shù)據(jù)信號(hào)流更動(dòng)至第一緩沖芯片。相反地，對(duì)第二群記憶芯片而言，指令與地址信號(hào)來(lái)自第一緩沖芯片且數(shù)據(jù)同時(shí)到達(dá)第二緩沖芯片。在此情況中，時(shí)鐘，指令與地址信號(hào)線再次是雙向的。從此變化中，可以引導(dǎo)出另一版本，因此時(shí)鐘，指令與地址信號(hào)及數(shù)據(jù)信號(hào)僅在一方向被驅(qū)動(dòng)，例如對(duì)第一群記憶芯片而言在從第一緩沖芯片至第二緩沖芯片之方向，對(duì)第二群記憶芯片而言在從第二緩沖芯片至第一緩沖芯片之方向。
另外一種變化也是可能的，其中讀取運(yùn)作及寫入運(yùn)作同時(shí)在相同的半導(dǎo)體模塊上執(zhí)行。在此情況中同樣地指令與地址信號(hào)的流動(dòng)方向與數(shù)據(jù)信號(hào)的流動(dòng)方向相同。
本發(fā)明允許新穎型態(tài)的半導(dǎo)體記憶模塊，其優(yōu)點(diǎn)在于個(gè)別記憶芯片之間的時(shí)間延遲在數(shù)據(jù)寫入的情況中是不相關(guān)的，而指令接收時(shí)之時(shí)間延遲在讀取情況中藉由不同的數(shù)據(jù)傳播時(shí)間而被精確補(bǔ)償。
以下的描述依據(jù)圖式說明本發(fā)明不同例示實(shí)施例之半導(dǎo)體記憶模塊，假設(shè)例如，此記憶芯片為DRAM芯片，而記憶模塊為DIMM模塊。在此情況中，應(yīng)該指出的是，在描述及權(quán)利要求內(nèi)，數(shù)據(jù)，時(shí)鐘及指令與地址信號(hào)的個(gè)別指定及參考編號(hào)也代表這些信號(hào)的個(gè)別信號(hào)線。同時(shí)應(yīng)該指出的是在以下的描述中使用二緩沖芯片或HUB芯片為例。相對(duì)地，本發(fā)明之半導(dǎo)體記憶模塊也可被配置四、六或八個(gè)緩沖芯片，如果希望降低個(gè)別緩沖芯片上之緩沖接腳(pin)數(shù)目的話。此種緩沖芯片數(shù)目的增加不脫離權(quán)利要求所界定之解決原理。


在以下的圖式，其中第1圖表示具有二不同緩沖記憶芯片，以及例如具有四記憶芯片之半導(dǎo)體記憶模塊之實(shí)施例，其余的芯片為簡(jiǎn)化而被省略；第2圖表示第1圖之半導(dǎo)體記憶模塊在寫入操作期間之?dāng)?shù)據(jù)流；第3圖表示第1圖之半導(dǎo)體記憶模塊在讀取操作期間之?dāng)?shù)據(jù)流；第4A圖表示具有二相同緩沖記憶芯片，以及例如具有八記憶芯片之半導(dǎo)體記憶模塊之另一實(shí)施例；第4B圖表示具有四緩沖記憶芯片，以及例如具有八記憶芯片之半導(dǎo)體記憶模塊之另一實(shí)施例，其中二個(gè)別緩沖芯片具有相同功能；第5圖表示第4圖A所示之半導(dǎo)體記憶模塊在寫入操作期間之?dāng)?shù)據(jù)流；第6圖表示第4A圖所示之半導(dǎo)體記憶模塊在讀取操作期間之?dāng)?shù)據(jù)流；第7圖表示第4A圖所示之半導(dǎo)體記憶模塊同時(shí)在寫入及讀取操作期間之?dāng)?shù)據(jù)流；第8及9圖表示具有串聯(lián)緩沖芯片之習(xí)知內(nèi)存系統(tǒng)(已經(jīng)在引言中描述)并表示此裝置內(nèi)部使用的時(shí)鐘拓樸。
具體實(shí)施例方式
第1圖表示依據(jù)本發(fā)明之半導(dǎo)體記憶模塊，以標(biāo)號(hào)100標(biāo)示，具有復(fù)數(shù)記憶芯片1-4以及具有二不同的緩沖芯片10及11(也以HUB1及HUB2標(biāo)示)用以驅(qū)動(dòng)并接收時(shí)鐘信號(hào)CLK及指令與地址信號(hào)至記憶芯片1-4以及經(jīng)由模塊內(nèi)部之一時(shí)鐘、地址、指令以及數(shù)據(jù)總線至記憶芯片1-4與來(lái)自記憶芯片1-4之?dāng)?shù)據(jù)信號(hào)DQ，DQS。在第1圖所示之第一實(shí)施例中，二緩沖芯片10及11具有不同的功能。緩沖芯片10及11二者皆包含個(gè)別的控制裝置12及13。
實(shí)線表示在記憶芯片1-4與表示在左邊之第一緩沖芯片10之間流動(dòng)的雙向數(shù)據(jù)總線，該數(shù)據(jù)總線以DQ及DQS標(biāo)示。虛線表示雙向的指令/地址總線C/A，該指令/地址總線連接所有記憶芯片1-4至二緩沖芯片10及11。虛點(diǎn)線被用以表示雙向的不同時(shí)鐘總線線CLK。第1圖底部所示的箭頭表示寫入與讀取之個(gè)別的信號(hào)方向，如以下參照第2圖及第3圖所述之細(xì)節(jié)。左手邊的緩沖芯片10或HUB1經(jīng)由內(nèi)部主要記憶總線接收一寫入時(shí)鐘CLK，寫入指令與地址數(shù)據(jù)C/A，接收寫入的數(shù)據(jù)并輸出讀取的數(shù)據(jù)DQ，DQS。第二緩沖芯片11或HUB2接收讀取時(shí)鐘CLK以及讀取指令與地址信號(hào)C/A?？刂蒲b置12及13分別包含于緩沖芯片10及11之內(nèi)以確保在數(shù)據(jù)寫入的情況中，指令與地址信號(hào)C/A的移動(dòng)方向與數(shù)據(jù)信號(hào)DQ，DQS相同。也就是說，從另一觀點(diǎn)來(lái)看，寫入指令與地址信號(hào)及寫入數(shù)據(jù)同時(shí)到達(dá)記憶芯片，例如DRAM芯片1-4，這表示DRAM 1-4之間的時(shí)間延遲是不相關(guān)的。在數(shù)據(jù)讀取的情況中，控制裝置12及13同樣確保指令與地址信號(hào)C/A的移動(dòng)方向與數(shù)據(jù)信號(hào)DQ，DQS相同，也就是說，從另一觀點(diǎn)來(lái)看，它們同時(shí)到達(dá)緩沖芯片12，11中之一。在此情況中，個(gè)別DRAM芯片之間在指令與地址接收時(shí)之時(shí)間延遲由數(shù)據(jù)信號(hào)之不同傳播時(shí)間再度獲得正確的補(bǔ)償。在此情況中必須提及，控制裝置12，13不需要是緩沖芯片10，11之部份，但可被包含于模塊外部之一內(nèi)存控制器內(nèi)(未示出)。
第2圖表示第1圖所示依據(jù)本發(fā)明之半導(dǎo)體記憶模塊之?dāng)?shù)據(jù)寫入之流程。在此情況中，第二緩沖芯片11(HUB2)，表示于右邊，表現(xiàn)出被動(dòng)的行為且僅設(shè)定時(shí)鐘線CLK及指令與地址總線線用之(主動(dòng)的)終點(diǎn)。個(gè)別DRAM芯片1-4之間維持時(shí)間延遲但系統(tǒng)上沒有其它的干擾效應(yīng)。
在第3圖所示之讀取情況中，時(shí)鐘信號(hào)CLK及指令與地址信號(hào)C/A由第二緩沖芯片11(HUB2)驅(qū)動(dòng)。第一緩沖芯片10(HUB1)設(shè)立(主動(dòng)的)該終點(diǎn)。時(shí)鐘(CLK)及指令與地址總線線(C/A)是雙向的，因?yàn)樾盘?hào)可在二方向上轉(zhuǎn)換。從DRAM芯片1-4讀取的數(shù)據(jù)被傳送至第一緩沖芯片10(HUB1)。僅有第一緩沖芯片10連接至和DRAM芯片相關(guān)之?dāng)?shù)據(jù)信號(hào)線DQ，DQS。在此情況中，數(shù)據(jù)同時(shí)到達(dá)第一緩沖芯片10，因?yàn)殡x第一緩沖芯片10最遠(yuǎn)的DRAM芯片4對(duì)于到達(dá)第一緩沖芯片的數(shù)據(jù)有最長(zhǎng)的傳播時(shí)間，而對(duì)于來(lái)自第二緩沖芯片2之指令與地址數(shù)據(jù)而言具有最短的傳播時(shí)間，也就是說相對(duì)地較早接收讀取指令。
要指出的是此處第1圖至第3圖為簡(jiǎn)化起見僅表示4個(gè)DRAM芯片。一般的DIMM半導(dǎo)體記憶模塊可以有8個(gè)，且通常16個(gè)DRAM芯片，其對(duì)于具有不同功能之二緩沖芯片10，11之讀/寫數(shù)據(jù)控制以及時(shí)鐘及指令與地址信號(hào)的雙向控制是以實(shí)際相圖于參照第1圖至第3圖所描述之方式來(lái)操作。
第4A圖表示依據(jù)本發(fā)明具有二相同緩沖芯片10之半導(dǎo)體記憶模塊之例示。藉由實(shí)施例，此半導(dǎo)體記憶模塊具有8個(gè)記憶芯片1-8。此8個(gè)記憶芯片1-8被分離相同大小的二群組，記憶芯片1-4之群組G1以及記憶芯片5-8之群組G2。關(guān)于它們的數(shù)據(jù)信號(hào)線DQ，DQS1，具有記憶芯片1-4之第一群G1系與表示于左邊之緩沖芯片10相關(guān)，而具有記憶芯片5-8之第二群G2系與表示于右邊之第二緩沖器10相關(guān)。對(duì)比之下，在二群組G1及G2中，亦即在所有記憶芯片1-8中，以虛線及點(diǎn)表示之時(shí)鐘信號(hào)線CLK1及CLK2以及以虛線表示之指令與地址信號(hào)線C/A1及C/A2都連接至二緩沖芯片10，10二緩沖芯片10，10包含一個(gè)別的控制裝置12，其可有選擇性地被設(shè)置于模塊外部，如已經(jīng)描述者。
在第4B圖所示之實(shí)例中，半導(dǎo)體記憶模塊包含，例如8個(gè)記憶芯片1-8，其如同第4A圖之實(shí)施例被分成二群G1及G2。但在第4B圖之實(shí)例中，半導(dǎo)體記憶模塊包含4個(gè)緩沖記憶芯片HUB1，HUB2，HUB3，HUB4，以第一群G1之記憶芯片1-4僅連接至具有不同功能之HUB1，HUB2，而第二群G2之記憶芯片5-8僅連接至具有不同功能之HUB3，HUB4。HUB1的功能與HUB3相同。HUB2的功能與HUB4相同。所有的緩沖芯片HUB1-HUB4包含有選擇性地被設(shè)置于模塊外部之個(gè)別的控制裝置12。
第5圖表示依據(jù)第4A圖所示之半導(dǎo)體記憶模塊實(shí)施例在寫入時(shí)之?dāng)?shù)據(jù)流。從第5圖中可看到寫入過程包含分別一起來(lái)自外部從緩沖芯片10至DRAM芯片之時(shí)鐘及指令與地址信號(hào)C/A以及數(shù)據(jù)信號(hào)DQ，DQS，尤其是從具有記憶芯片1-4之第一(上方)群之左手邊緩沖芯片10開始，也就是說從左至右。對(duì)于第一群G1中之指令與地址信號(hào)線C/A以及差動(dòng)時(shí)鐘線CLK，表示于右邊之緩沖芯片10(HUB2)設(shè)立一主動(dòng)終點(diǎn)。對(duì)于記憶芯片5-8之群G2，數(shù)據(jù)DQ，DQS從第二記憶芯片10(HUB2)流動(dòng)至左邊，而指令與地址信號(hào)C/A及時(shí)鐘信號(hào)CLK在相同方向流動(dòng)。后者及指令與地址信號(hào)由第一緩沖芯片10(HUB1)主動(dòng)地終止。
在第4A圖所示具有二相同緩沖芯片10之半導(dǎo)體記憶模塊之讀取情況中，第6圖表示具有DRAM芯片1-4之第一群G1之指令與地址信號(hào)C/A及時(shí)鐘信號(hào)CLK由第二緩沖芯片10(HUB2)驅(qū)動(dòng)，且從群G1之記憶芯片1-4讀取之?dāng)?shù)據(jù)從右邊流動(dòng)至左邊。在此情況中，表示于左邊之第一緩沖芯片10(HUB1)分別形成時(shí)鐘信號(hào)CLK，指令與地址信號(hào)C/A與讀取數(shù)據(jù)信號(hào)DQ，DQS之主動(dòng)的終點(diǎn)。對(duì)于表示于下方之具有DRAM芯片5-8之第二群G2而言，時(shí)鐘信號(hào)CLK，指令與地址信號(hào)C/A與讀取數(shù)據(jù)信號(hào)DQ，DQS之流動(dòng)的方向逆轉(zhuǎn)，也就是說從左至右，以表示于右邊之第二緩沖芯片10(HUB2)形成一個(gè)別的主動(dòng)終點(diǎn)。指令與地址信號(hào)C/A抵達(dá)第二緩沖芯片10(HUB2)的時(shí)間與讀取數(shù)據(jù)信號(hào)DQ，DQS相同。在此情況中，時(shí)鐘信號(hào)線CLK及指令與地址信號(hào)C/A再次為雙向。
第7圖表示第4A圖所示之半導(dǎo)體記憶模塊之變化并具有二相同的緩沖芯片10，10，該變化包括一讀取運(yùn)作及一寫入運(yùn)作同時(shí)在相同的半導(dǎo)體記憶模塊100上執(zhí)行。數(shù)據(jù)從第一群G1之DRAM芯片1-4被讀取，而數(shù)據(jù)同時(shí)被寫入第二群G2之DRAM記憶芯片5-8。在此情況中，對(duì)二群之所有信號(hào)(時(shí)鐘信號(hào)CLK，指令與地址信號(hào)C/A與讀取數(shù)據(jù)信號(hào)DQ，DQS)而言，指令與地址信號(hào)及數(shù)據(jù)信號(hào)的流動(dòng)方向是相同的，于第7圖所示之例中是從右至左，也就是說從第二緩沖芯片10(HUB2)至第一緩沖芯片10(HUB1)。
從以上參照第5圖至第7圖的描述，很明顯地是本發(fā)明也可適用于第4B圖所示具有4個(gè)緩沖芯片之變化，因?yàn)檫@僅包含第4A圖之二緩沖芯片每一者的功能被分離于為二個(gè)別緩沖芯片之上(第4B圖)。
權(quán)利要求
1.一種半導(dǎo)體記憶模塊，具有設(shè)置于至少一列之復(fù)數(shù)記憶芯片(1，2...，8)以及經(jīng)由該模塊內(nèi)部之形成與一外部主要記憶總線之一接口之一時(shí)鐘、地址、指令及數(shù)據(jù)總線驅(qū)動(dòng)并接收至或來(lái)自該記憶芯片(1，2...，8)之時(shí)鐘信號(hào)(CLK)以及指令與地址信號(hào)(C/A)至該記憶芯片(1，2...，8)之至少一緩沖芯片(10，11；10，10)，其中該半導(dǎo)體記憶模塊(100)具有二、四、六或八個(gè)緩沖芯片(10，11；10，10)設(shè)置于其上，且所有該等記憶芯片至少藉由從包含具有時(shí)鐘信號(hào)線(CLK)、數(shù)據(jù)信號(hào)線(DQ，DQS)以及指令與地址信號(hào)線(C/A)之群中之一信號(hào)線型態(tài)連接至二個(gè)別的緩沖芯片(10，11；10，10)，以及藉由來(lái)自該群之其余信號(hào)線而僅連接至該二緩沖芯片(10，11；10，10)之一，且經(jīng)由它們的線從一緩沖芯片至一個(gè)別該等記憶芯片之驅(qū)動(dòng)信號(hào)(CLK，CA)之電信號(hào)傳播時(shí)間與從此記憶芯片至其它緩沖芯片之?dāng)?shù)據(jù)信號(hào)之電信號(hào)傳播時(shí)間之總和于讀取操作期間對(duì)所有該記憶芯片而言是相同的，以及提供控制裝置(12，13；12，12)，用以控制至或自該等記憶芯片之個(gè)別數(shù)據(jù)寫入及讀取操作，以便經(jīng)由該模塊內(nèi)部之總線于數(shù)據(jù)被寫入及讀取時(shí)，在與該數(shù)據(jù)信號(hào)相同之個(gè)別方向中驅(qū)動(dòng)該時(shí)鐘信號(hào)(CLK)及該指令與地址信號(hào)(C/A)。
2.如權(quán)利要求第1項(xiàng)之半導(dǎo)體記憶模塊，其中連接一記憶芯片之二緩沖芯片被設(shè)置于該記憶芯片之一列之每一端，且該二緩沖芯片(10，11)每一者具有一不同功能。
3.如權(quán)利要求第2項(xiàng)之半導(dǎo)體記憶模塊，其中該記憶芯片(1，2，..8)藉由它們的時(shí)鐘信號(hào)線(CLK)以及它們的指令與地址信號(hào)線(C/A)雙向地被連接至兩緩沖芯片(10，11)，且藉由它們的數(shù)據(jù)信號(hào)線(DQ，DQS)僅被連接至該緩沖芯片(10)之一，且該控制裝置(12，13)于數(shù)據(jù)寫入時(shí)，允許該第一緩沖芯片(10)驅(qū)動(dòng)該時(shí)鐘(CLK)及指令與地址信號(hào)(C/A)以及該寫入數(shù)據(jù)信號(hào)(DQ，DQS)，以該第二緩沖芯片設(shè)置該時(shí)鐘(CLK)及指令與該地址信號(hào)(C/A)之一主動(dòng)終點(diǎn)，并于數(shù)據(jù)讀取時(shí)，允許該第二緩沖芯片(10)驅(qū)動(dòng)該時(shí)鐘(CLK)及指令與地址信號(hào)(C/A)，以該第一緩沖芯片接收該讀取數(shù)據(jù)并也設(shè)置該數(shù)據(jù)信號(hào)線(DQ，DQS)該時(shí)鐘(CLK)及該指令與地址信號(hào)(C/A)之一主動(dòng)終點(diǎn)。
4.如權(quán)利要求第2項(xiàng)之半導(dǎo)體記憶模塊，其中該記憶芯片(1，2，..8)由它們的數(shù)據(jù)信號(hào)線(DQ，DQS)連接至該第一及第二緩沖芯片(10，11)且由它們的時(shí)鐘以及指令與地址信號(hào)線(CLK，C/A)單向地至少連接至該第一緩沖芯片(10)，以及控制裝置(12，13)于寫入期間允許該第一緩沖芯片(10)驅(qū)動(dòng)該寫入數(shù)據(jù)信號(hào)(DQ，DQS)以及該時(shí)鐘及指令與地址信號(hào)(CLK，C/A)，并于讀取期間允許該第一緩沖芯片(10)驅(qū)動(dòng)該時(shí)鐘、指令與地址信號(hào)(CLK，C/A)，以該第二緩沖芯片(11)接收該讀取數(shù)據(jù)信號(hào)(DQ，DQS)并為后者設(shè)置一主動(dòng)終點(diǎn)。
5.如權(quán)利要求第4項(xiàng)之半導(dǎo)體記憶模塊，該第二緩沖芯片(11)額外地至少連接至該時(shí)鐘(CLK)及/或指令及地址信號(hào)線，并為這些信號(hào)線設(shè)置一主動(dòng)終點(diǎn)。
6.如權(quán)利要求第1項(xiàng)之半導(dǎo)體記憶模塊，其中連接一記憶芯片之該二緩沖芯片具有相同的功能且該記憶芯片(1-4，5-8)被分成至少二群(G1，G2)，每一群具有相同數(shù)目的芯片，每一芯片群由其數(shù)據(jù)信號(hào)線(DQ，DQS)連接至一個(gè)別之該緩沖芯片(10)，以及由其時(shí)鐘(CLK)、指令與地址信號(hào)線(C/A)連接至該二緩沖芯片(10，10)之至少一者。
7.如權(quán)利要求第6項(xiàng)之半導(dǎo)體記憶模塊，其中該控制裝置(12)允許一個(gè)別內(nèi)存群(G1，G2)之時(shí)鐘、指令與地址信號(hào)由該個(gè)別相關(guān)之緩沖芯片(10，10)所驅(qū)動(dòng)，其亦驅(qū)動(dòng)該寫入數(shù)據(jù)信號(hào)(DQ，DQS)，當(dāng)數(shù)據(jù)被寫入時(shí)，并當(dāng)數(shù)據(jù)從個(gè)別之該內(nèi)存群(G1，G2)被讀出時(shí)，允許該時(shí)鐘(CLK)、指令與地址信號(hào)(C/A)由其它不接收該讀取數(shù)據(jù)信號(hào)之緩沖芯片(10)驅(qū)動(dòng)。
8.如權(quán)利要求第1至7項(xiàng)任一項(xiàng)之半導(dǎo)體記憶模塊，該記憶芯片(1，2...，8)系可于一多重?cái)?shù)據(jù)速率上操作，尤其是DDR-DRAM芯片，且該數(shù)據(jù)信號(hào)(DQ，DQS)包含一數(shù)據(jù)閃控信號(hào)(DQS)。
9.如權(quán)利要求第9項(xiàng)之半導(dǎo)體記憶模塊，其系具有二緩沖芯片(10，11；10，10)以及至少八或十六DRAM記憶芯片之一DIMM模塊。
全文摘要
本發(fā)明關(guān)于一種半導(dǎo)體記憶模塊，具有設(shè)置于至少一列之復(fù)數(shù)記憶芯片(1，2...，8)以及經(jīng)由該模塊內(nèi)部之形成與一外部主要記憶總線之一接口之一時(shí)鐘、地址、指令及數(shù)據(jù)總線驅(qū)動(dòng)并接收至或來(lái)自該記憶芯片(1，2...，8)之時(shí)鐘信號(hào)(CLK)以及指令與地址信號(hào)(C/A)至該記憶芯片(1，2...，8)之至少一緩沖芯片(10，11；10，10)，其中該半導(dǎo)體記憶模塊(100)具有二、四、六或八個(gè)緩沖芯片(10，11；10，10)設(shè)置于其上，且所有該等記憶芯片至少由從包含具有時(shí)鐘信號(hào)線(CLK)、數(shù)據(jù)信號(hào)線(DQ，DQS)以及指令與地址信號(hào)線(C/A)之群中之一信號(hào)線型態(tài)連接至二個(gè)別的緩沖芯片(10，11；10，10)，以及由來(lái)自該群之其余信號(hào)線而僅連接至該二緩沖芯片(10，11；10，10)之一，且提供控制裝置(12，13；12，12)，用以控制至或自該等記憶芯片之個(gè)別數(shù)據(jù)寫入及讀取操作。
文檔編號(hào)G11C11/41GK1577627SQ20041006350
公開日2005年2月9日 申請(qǐng)日期2004年7月8日 優(yōu)先權(quán)日2003年7月8日
發(fā)明者A·賈科布斯, H·魯克鮑爾, M·庫(kù)茲門卡 申請(qǐng)人:因芬尼昂技術(shù)股份公司