專利名稱：半導(dǎo)體存儲(chǔ)設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)設(shè)備，具體而言，本發(fā)明適用于內(nèi)部執(zhí)行操作定時(shí)控制的自定時(shí)半導(dǎo)體存儲(chǔ)設(shè)備。
背景技術(shù)：
通常，在例如SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)的半導(dǎo)體存儲(chǔ)器中，制造過(guò)程中出現(xiàn)的工藝偏差(存儲(chǔ)器宏塊(memory macro)之間的偏差和相鄰的晶體管之間的偏差等)有時(shí)會(huì)影響半導(dǎo)體存儲(chǔ)器的操作。
一種可行的減輕工藝偏差對(duì)半導(dǎo)體存儲(chǔ)器操作的影響的方法是以具有充足定時(shí)余量的固定操作定時(shí)對(duì)半導(dǎo)體存儲(chǔ)器進(jìn)行操作，但是使用這種方法不利于半導(dǎo)體存儲(chǔ)器的高速操作。
由于上述原因，就有了在例如日本專利申請(qǐng)公開(kāi)特開(kāi)平7-93972和日本專利申請(qǐng)公開(kāi)特開(kāi)平11-339476中描述的這種半導(dǎo)體存儲(chǔ)器。在這些存儲(chǔ)器中，提供了與虛存儲(chǔ)單元(dummy memory cell)連接的虛位線對(duì)，并且通過(guò)使用該虛位線對(duì)從內(nèi)部控制操作定時(shí)，由此解決上述問(wèn)題。這些被稱為“自定時(shí)存儲(chǔ)器”的半導(dǎo)體存儲(chǔ)器已經(jīng)實(shí)現(xiàn)了減輕工藝偏差對(duì)操作的影響的目的，同時(shí)避免了操作速度的下降。
圖8是常規(guī)自定時(shí)存儲(chǔ)器的結(jié)構(gòu)框圖。在圖8中，81表示由多個(gè)存儲(chǔ)單元構(gòu)成的存儲(chǔ)單元陣列，83表示解碼器，84表示讀/寫放大器，并且85表示定時(shí)控制電路。在存儲(chǔ)單元陣列81的末端部分，具有由與一組虛位線(一個(gè)虛位線對(duì))連接的虛存儲(chǔ)單元構(gòu)成的虛存儲(chǔ)單元列82。
例如，當(dāng)從外部輸入包括地址信號(hào)等的輸入信號(hào)INS，并且給出了讀取存儲(chǔ)在存儲(chǔ)單元中的數(shù)據(jù)的讀請(qǐng)求時(shí)，定時(shí)控制電路85基于輸入信號(hào)INS將包含用于選擇存儲(chǔ)單元的地址信息的控制信號(hào)CTLA輸出到解碼器83。定時(shí)控制電路85也將包括讀出放大器激活信號(hào)的控制信號(hào)CTLB輸出到讀/寫放大器84。
解碼器83根據(jù)所施加的控制信號(hào)CTLA選擇性地激活字線WLm(下標(biāo)m是自然數(shù))。接著，由所激活的字線WLm選擇的存儲(chǔ)單元的活動(dòng)引起位線對(duì)BLn、/BLn(下標(biāo)n是自然數(shù))的電位的變化。在此，位線/BLn是和位線BLn互補(bǔ)的位線。
另外，讀/寫放大器84根據(jù)所施加的控制信號(hào)CTLB激活其內(nèi)部的未示出的讀出放大器，以放大讀取到位線對(duì)BLn、/BLn的電位，并且將其作為數(shù)據(jù)DT輸出到外部。
自定時(shí)存儲(chǔ)器配置為，在上述操作中，根據(jù)由連接到虛存儲(chǔ)單元的一個(gè)虛位線對(duì)所施加的信號(hào)DS，執(zhí)行驅(qū)動(dòng)字線WLm的定時(shí)控制和激活讀/寫放大器84中的讀出放大器的定時(shí)控制。
例如，當(dāng)根據(jù)所施加的信號(hào)DS判斷出虛位線對(duì)中的電位已經(jīng)達(dá)到預(yù)定電位時(shí)，輸出激活的讀出放大器激活信號(hào)，以激活讀/寫放大器84中的讀出放大器。另外，例如，在虛位線對(duì)中的電位達(dá)到預(yù)定電位后的一段預(yù)定時(shí)期過(guò)去后，將激活的字線WLm去激活，使得所有字線WLm進(jìn)入未激活狀態(tài)。
在此，如圖8所示，在常規(guī)的自定時(shí)存儲(chǔ)器中只提供有一個(gè)與虛存儲(chǔ)單元連接的虛位線對(duì)。另外，近年來(lái)，根據(jù)對(duì)更高性能的需求，隨著存儲(chǔ)器的容量變得更大，并且工藝技術(shù)變得更精微，半導(dǎo)體存儲(chǔ)器中的工藝偏差對(duì)半導(dǎo)體存儲(chǔ)器操作的影響更加顯著。
因此，如果象常規(guī)的自定時(shí)存儲(chǔ)器一樣，使用一個(gè)虛位線對(duì)來(lái)控制半導(dǎo)體存儲(chǔ)器中的操作定時(shí)，由于半導(dǎo)體存儲(chǔ)器中的大工藝偏差和其任意(隨機(jī))的分布，無(wú)法減輕工藝偏差對(duì)操作的影響。因此工藝偏差的影響可能變得更加顯著。
特別是，當(dāng)提供大量的位線對(duì)，并且在虛位線對(duì)上作用的虛存儲(chǔ)單元的數(shù)量(例如兩個(gè)等)與連接到各個(gè)位線對(duì)上的存儲(chǔ)單元的數(shù)量相比非常小時(shí)，很難僅使用一個(gè)虛位線對(duì)來(lái)可靠地減輕工藝偏差對(duì)操作的影響。

發(fā)明內(nèi)容
考慮到上述問(wèn)題而提出了本發(fā)明。本發(fā)明的一個(gè)目的是進(jìn)一步減輕工藝偏差對(duì)半導(dǎo)體存儲(chǔ)設(shè)備的影響，從而實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)設(shè)備中操作定時(shí)的恰當(dāng)控制。
本發(fā)明的半導(dǎo)體存儲(chǔ)設(shè)備包括存儲(chǔ)單元陣列，其具有分別連接各不相同的多個(gè)虛存儲(chǔ)單元的多個(gè)虛位線，和分別連接各不相同的多個(gè)存儲(chǔ)單元的多個(gè)位線；和用于控制驅(qū)動(dòng)操作的定時(shí)的定時(shí)控制電路。該定時(shí)控制電路根據(jù)多個(gè)虛位線所施加的信號(hào)控制驅(qū)動(dòng)操作的定時(shí)，并且選擇性地驅(qū)動(dòng)與各個(gè)位線連接的存儲(chǔ)單元。這樣能夠去除存儲(chǔ)單元陣列中多個(gè)位置上的工藝偏差的影響，由此進(jìn)一步減輕工藝偏差對(duì)半導(dǎo)體存儲(chǔ)設(shè)備的操作的影響。


圖1是根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)設(shè)備的結(jié)構(gòu)示例的框圖；圖2A和圖2B是存儲(chǔ)單元(虛存儲(chǔ)單元和常規(guī)存儲(chǔ)單元)的結(jié)構(gòu)示例的框圖；圖3A和圖3B是多個(gè)虛位線的連接示例的框圖；圖4是根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)設(shè)備中的操作示例的時(shí)序圖；圖5A到圖5D是根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)設(shè)備的另一個(gè)結(jié)構(gòu)示例的框圖；圖6是虛存儲(chǔ)單元的另一個(gè)結(jié)構(gòu)示例的框圖；圖7A到圖7C是根據(jù)第二實(shí)施例的半導(dǎo)體存儲(chǔ)設(shè)備的結(jié)構(gòu)示例的框圖；以及圖8是常規(guī)自定時(shí)存儲(chǔ)器的結(jié)構(gòu)框圖。
具體實(shí)施例方式
下文中將根據(jù)附圖解釋本發(fā)明的實(shí)施例。
第一實(shí)施例圖1是根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)設(shè)備的結(jié)構(gòu)示例的框圖。在下文的解釋中，以SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)作為半導(dǎo)體存儲(chǔ)設(shè)備的一個(gè)實(shí)例，并且將位線在存儲(chǔ)單元陣列中延伸的方向定義為“列”。另外，添加到位線(包括虛位線)的標(biāo)號(hào)上的標(biāo)號(hào)“/”表示位線(虛位線)的互補(bǔ)位線。
在圖1中，11表示具有多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列，并且多個(gè)存儲(chǔ)單元例如以矩陣形式排列。存儲(chǔ)單元陣列11具有兩個(gè)虛存儲(chǔ)單元列12、13。虛存儲(chǔ)單元列12、13相鄰地布置而最接近于下述的定時(shí)控制電路16。更具體地，虛存儲(chǔ)單元列12、13布置得使其連接到定時(shí)控制電路16的布線長(zhǎng)度小于虛存儲(chǔ)單元列12、13之外的其他存儲(chǔ)單元列(下文中簡(jiǎn)稱為“存儲(chǔ)單元列”)的布線長(zhǎng)度。
虛存儲(chǔ)單元列12中的虛存儲(chǔ)單元與一組虛位線(一個(gè)虛位線對(duì))DBL1、/DBL1相連接。同樣，虛存儲(chǔ)單元列13中的虛存儲(chǔ)單元與不同于虛位線對(duì)DBL1、/DBL1的一個(gè)虛位線對(duì)DBL2、/DBL2相連接。這意味著在本實(shí)施例中提供了兩個(gè)虛位線對(duì)DBL1和/DBL1、DBL2和/DBL2。
14表示解碼器，各個(gè)虛字線DWL和字線WLm(下標(biāo)m是自然數(shù))的一端與其相連接。解碼器14根據(jù)由定時(shí)控制電路16施加的控制信號(hào)CTLA，驅(qū)動(dòng)虛字線DWL進(jìn)行激活，或者選擇性地驅(qū)動(dòng)任一個(gè)字線WLm進(jìn)行激活。
15表示讀/寫放大器。該讀/寫放大器15具有在其內(nèi)部的多個(gè)未示出的讀出放大器和寫放大器，并且與存儲(chǔ)單元連接的各位線對(duì)BLn、/BLn(下標(biāo)n為自然數(shù))的一端與讀/寫放大器15相連接。根據(jù)由定時(shí)控制電路16所施加的控制信號(hào)CTLB，讀/寫放大器15激活讀出放大器以放大讀取到位線對(duì)BLn、/BLn的電位，并且將該放大的電位作為數(shù)據(jù)DT輸出到外部。讀/寫放大器15也根據(jù)控制信號(hào)CTLB激活寫放大器，并且根據(jù)由外部施加的數(shù)據(jù)DT向位線對(duì)BLn、/BLn施加電位。
定時(shí)控制電路16根據(jù)由外部輸入的輸入信號(hào)INS(包括地址信號(hào)、訪問(wèn)分類(讀/寫)信號(hào)等)輸出控制信號(hào)CTLA、CTLB，由此分別控制解碼器14和讀/寫放大器15。各個(gè)虛位線對(duì)DBL1、/DBL1和虛位線對(duì)DBL2、/DBL2的一端所連接的定時(shí)控制電路16根據(jù)虛位線對(duì)施加的信號(hào)(虛位線對(duì)等的電位)以適當(dāng)?shù)亩〞r(shí)輸出控制信號(hào)CTLA、CTLB。
在此，控制信號(hào)CTLA包括行地址信號(hào)、用于虛字線DWL和字線WLm的驅(qū)動(dòng)定時(shí)的命令信號(hào)等。控制信號(hào)CTLB包括讀出放大器激活信號(hào)(讀出放大器使能信號(hào))和寫放大器激活信號(hào)(寫放大器使能信號(hào))等，用以分別激活讀出放大器和寫放大器。
圖2A和圖2B是存儲(chǔ)單元的結(jié)構(gòu)示例的框圖。圖2A示出了虛存儲(chǔ)單元列12的結(jié)構(gòu)示例，圖2B示出了虛存儲(chǔ)單元列12、13之外的存儲(chǔ)單元列的結(jié)構(gòu)示例。虛存儲(chǔ)單元列13具有與虛存儲(chǔ)單元列12相同的配置。
在圖2A中，DMC11、DMC12、DMC13，…表示虛存儲(chǔ)單元，虛存儲(chǔ)單元DCM11位于距離圖1所示的定時(shí)控制電路16最遠(yuǎn)處，并且虛存儲(chǔ)單元DMC11、DMC12、DMC13，…和定時(shí)控制電路16之間的布線長(zhǎng)度按照這個(gè)順序逐漸減短。在該實(shí)施例中，僅使用(驅(qū)動(dòng))距離定時(shí)控制電路16的布線長(zhǎng)度最長(zhǎng)和第二長(zhǎng)(其負(fù)荷是最大和第二大)的兩個(gè)虛存儲(chǔ)單元DMC11、DMC12，而不使用其他虛存儲(chǔ)單元DMC13，…。在設(shè)計(jì)過(guò)程中在模擬的基礎(chǔ)上預(yù)先確定虛存儲(chǔ)單元列中所使用(驅(qū)動(dòng))的虛存儲(chǔ)單元的數(shù)量。
因?yàn)樘摯鎯?chǔ)單元DMC11、DMC12具有相同的配置，下面將解釋虛存儲(chǔ)單元DMC11。
Q2和Q4是p溝道MOS晶體管，并且Q3、Q5、Q6和Q7是n溝道MOS晶體管。
晶體管Q2、Q4的源極分別與電源電壓VDD相連接，晶體管Q3、Q5的源極分別與地(GND)相連接。晶體管Q2的漏極和晶體管Q3的漏極彼此連接，并且晶體管Q4的漏極和晶體管Q5的漏極彼此連接。晶體管Q2、Q3的柵極連接到晶體管Q4、Q5的漏極之間的連接點(diǎn)，并且晶體管Q4、Q5的柵極連接到晶體管Q2、Q3的漏極之間的連接點(diǎn)。這意味著晶體管Q2、Q3和晶體管Q4、Q5分別構(gòu)成反相器，并且各個(gè)反相器的輸出端和輸入端交叉耦合。
晶體管Q6、Q7的源極分別連接到晶體管Q2、Q3的漏極之間的連接點(diǎn)和晶體管Q4、Q5的漏極之間的連接點(diǎn)上。晶體管Q6、Q7的柵極連接到虛字線DWL，并且晶體管Q6、Q7的漏極分別連接到虛位線DBL1、/DBL1。
另外，晶體管Q4、Q5的漏極之間的連接點(diǎn)與電源電壓VDD相連接。
沒(méi)有使用的各其他虛存儲(chǔ)單元DMC13，…，除了對(duì)應(yīng)于晶體管Q6、Q7的n溝道MOS晶體管Q8、Q9的柵極分別與地(GND)連接，從而固定地保持晶體管Q8、Q9截止，以及對(duì)應(yīng)于晶體管Q2、Q3的晶體管的漏極之間的連接點(diǎn)與電源電壓VDD連接之外，其他配置與虛存儲(chǔ)單元DMC11相同。
p溝道MOS晶體管Q1用于使虛位線DBL1、/DBL1的電位相等，并且其柵極與提供均衡信號(hào)EQ的信號(hào)線連接，其源極和漏極分別與虛位線DBL1、/DBL1連接。
在圖2B中，MC11、MC12、MC13，…表示存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元。除了所連接的字線WL1、WL2、WL3…不相同之外，存儲(chǔ)單元MC11、MC12、MC13…具有相同的配置，因此，下面將解釋存儲(chǔ)單元MC11。
Q12和Q14是p溝道MOS晶體管，并且Q13、Q15，Q16和Q17是n溝道MOS晶體管。
晶體管Q12、Q14的源極分別與電源電壓VDD連接，并且晶體管Q13、Q15的源極分別與地(GND)連接。晶體管Q12、Q13的漏極彼此連接，并且晶體管Q14、Q15的柵極連接到晶體管Q12、Q13的漏極之間的連接點(diǎn)上。同樣，晶體管Q14、Q15的漏極彼此連接，并且晶體管Q12、Q13的柵極連接到晶體管Q14、Q15的漏極之間的連接點(diǎn)上。這意味著晶體管Q12、Q13和晶體管Q14、Q15分別構(gòu)成的反相器的輸入端和輸出端交叉耦合。
另外，晶體管Q16、Q17的源極分別連接到晶體管Q12、Q13的漏極之間的連接點(diǎn)和晶體管Q14、Q15的漏極之間的連接點(diǎn)。晶體管Q16、Q17的柵極與字線WL1相連接，并且晶體管Q16、Q17的漏極分別與位線BL1、/BL1相連接。
p溝道MOS晶體管Q11的柵極與施加均衡信號(hào)EQ的信號(hào)線連接，并且其源極和漏極分別與位線BL1、/BL1相連接。
圖3A和圖3B是虛位線的連接示例的框圖。在圖3A和圖3B中，相同的標(biāo)號(hào)和符號(hào)用于指示與圖1所示的模塊等具有相同功能的模塊等，并且在此省略重復(fù)的解釋。
圖3A是虛存儲(chǔ)單元列12、13的虛位線與定時(shí)控制電路16連接的示例的框圖。
在此，使用SRAM中的虛位線對(duì)的操作定時(shí)控制通常是通過(guò)檢測(cè)與虛存儲(chǔ)單元中的反相器的輸出端相連的虛位線中的電位變化來(lái)執(zhí)行的，該反相器位于輸入高電位的一側(cè)。因此，在各個(gè)虛位線對(duì)DBL1、/DBL1和虛位線對(duì)DBL2、/DBL2中，僅需要使用在操作時(shí)發(fā)生電位變化的至少一個(gè)虛位線，因此，在圖3A中，虛位線DBL1、DBL2(假設(shè)在操作時(shí)發(fā)生從高到低的電平電位變化)連接到定時(shí)控制電路16。
在圖3A中，DMC1和DMC2是虛存儲(chǔ)單元，他們是從分別與虛位線對(duì)DBL1和/DBL1，和虛位線對(duì)DBL2和/DBL2連接的虛存儲(chǔ)單元中選出的預(yù)定數(shù)量的虛存儲(chǔ)單元，該選擇是根據(jù)距離定時(shí)控制電路16的布線長(zhǎng)度的降序而進(jìn)行的。
31表示具有分別連接到虛位線DBL1、DBL2的輸入端的或非(NOR)電路。NOR電路31輸出一個(gè)算術(shù)結(jié)果作為定時(shí)發(fā)生信號(hào)TIM。
在圖3A所示的虛位線的連接狀態(tài)中，在虛位線DBL1、DLB2的電位都已經(jīng)達(dá)到低電平之后(處于NOR電路31的邏輯閾值電壓或更低)，定時(shí)發(fā)生信號(hào)TIM從低電平變化到高電平。換言之，當(dāng)虛位線DBL1、DBL2的電位都變得等于或者低于一個(gè)預(yù)定電位時(shí)，定時(shí)發(fā)生信號(hào)TIM的信號(hào)電平反轉(zhuǎn)。具體而言，在虛位線DBL1、DBL2中，選擇信號(hào)(電位)變化最慢的虛位線，并且定時(shí)發(fā)生信號(hào)TIM根據(jù)所選擇的虛位線而變化，從而可以實(shí)現(xiàn)操作的穩(wěn)定性。
圖3B是串聯(lián)的虛存儲(chǔ)單元列12、13的各個(gè)虛位線連接到定時(shí)控制電路16的示例的框圖。
如圖3B所示，當(dāng)虛位線串聯(lián)時(shí)，它們以這種方式串聯(lián)虛存儲(chǔ)單元列12的虛位線對(duì)的關(guān)系(互補(bǔ)關(guān)系)變得與虛存儲(chǔ)單元列13的虛位線對(duì)的關(guān)系相同，并且在此連接之后，虛位線對(duì)DBL、/DBL的一端連接到定時(shí)控制電路16。另外，根據(jù)虛位線對(duì)DBL、/DBL到定時(shí)控制電路16的布線長(zhǎng)度的遞減次序，分別在虛存儲(chǔ)單元列12、13中選擇預(yù)定數(shù)量的虛存儲(chǔ)單元作為虛存儲(chǔ)單元DMC1、DMC2。
如圖3B所示，在連接虛位線時(shí)，僅需要串聯(lián)虛存儲(chǔ)單元列12、13中的虛位線對(duì)，使得這兩個(gè)虛位線對(duì)中的關(guān)系相同。因此不必在定時(shí)控制電路16中提供例如圖3A中所示的NOR電路31的電路元件。這樣與圖3A所示的連接示例相比實(shí)現(xiàn)了電路結(jié)構(gòu)的簡(jiǎn)化。
下面將解釋操作。
圖4是根據(jù)本實(shí)施例的半導(dǎo)體存儲(chǔ)設(shè)備中的讀操作的時(shí)序圖。在圖4中，CKL表示時(shí)鐘信號(hào)，TIM表示定時(shí)發(fā)生信號(hào)，SAE表示讀出放大器激活信號(hào)，并且DT表示數(shù)據(jù)信號(hào)。另外，DWL、DBL(/DBL)，和WL是分別指示虛字線、虛位線和字線中電位變化的波形圖。
首先，當(dāng)從外部輸入了用于存儲(chǔ)單元讀訪問(wèn)請(qǐng)求的輸入信號(hào)INS并且時(shí)鐘信號(hào)CLK上升時(shí)，定時(shí)控制電路16使控制信號(hào)CTLB中的預(yù)充電信號(hào)PRE去激活(變?yōu)楦唠娖?并輸出到讀/寫放大器15。這導(dǎo)致位線BLn、/B1n處于浮動(dòng)狀態(tài)。其中，假設(shè)在預(yù)充電信號(hào)PRE被去激活前，將位線BLn、/BLn預(yù)充電到電源電壓VDD。
定時(shí)控制電路16也將控制信號(hào)CTLA輸出到解碼器14以激活虛字線DWL。解碼器14根據(jù)控制信號(hào)CTLA激活虛字線DWL(將其變?yōu)楦唠娖?(時(shí)間T1)。
因此，圖2A所示的虛存儲(chǔ)單元DMC11、DMC12中的晶體管Q6、Q7被導(dǎo)通。在此，虛存儲(chǔ)單元DMC11、DMC12中的晶體管Q3、Q4一直保持導(dǎo)通，并且晶體管Q2、Q5一直保持截止。因此，如圖4所示，當(dāng)晶體管Q6、Q7導(dǎo)通時(shí)，虛位線DBL的電位隨著時(shí)間過(guò)去而從電源電壓VDD逐漸降低(最低的電位是GND)，并且虛位線/DBL的電位保持在電源電壓VDD。
接著，當(dāng)虛位線DBL的電位和電源電壓VDD之間的電位差大于預(yù)定電位差Va時(shí)，定時(shí)發(fā)生信號(hào)TIM被激活(變?yōu)楦唠娖?(時(shí)間T2)。
同時(shí)，在去激活預(yù)充電信號(hào)PRE之后，定時(shí)控制電路16向解碼器14輸出包括用于選擇存儲(chǔ)單元的地址信息(行地址)的控制信號(hào)CTLA。由解碼器14根據(jù)所施加的控制信號(hào)CTLA選擇性地激活一個(gè)字線WL(變?yōu)楦唠娖?。通過(guò)此操作，連接到所激活的字線WL上的存儲(chǔ)單元中的對(duì)應(yīng)于圖2B所示的晶體管Q16、Q17的晶體管被導(dǎo)通，并且電位(數(shù)據(jù))被讀出到位線對(duì)BLn、/BLn。其中，字線WL被選擇性激活的時(shí)間與虛字線DWL被選擇性激活的時(shí)間可以相同也可以不同。
定時(shí)發(fā)生信號(hào)TIM被激活并且預(yù)定時(shí)間過(guò)去后，定時(shí)控制電路16激活控制信號(hào)CTLB中的讀出放大器激活信號(hào)SAE(變?yōu)楦唠娖?，并且將其輸出到讀/寫放大器15。因此，讀/寫放大器15中的讀出放大器被激活以放大讀取到位線對(duì)BLn、/BLn中的電位，并且將放大的電位作為數(shù)據(jù)DT輸出到外部。
又經(jīng)過(guò)預(yù)定時(shí)間之后，定時(shí)控制電路16去激活讀出放大器激活信號(hào)SAE，將其輸出到讀/寫放大器15，由此去激活讀/寫放大器15中的讀出放大器。定時(shí)控制電路16還向解碼器14發(fā)出字線WL的去激活命令，使得所有字線WL被去激活。另外，定時(shí)控制電路16激活預(yù)充電信號(hào)PRE，將其輸出到讀/寫放大器15。隨后，定時(shí)控制電路16向解碼器14發(fā)出虛字線DWL的去激活命令，以便去激活虛字線DWL。
因此，位線BLn、/BLn都被預(yù)充電到電源電壓VDD，以進(jìn)行下一操作。此時(shí)，虛位線DBL和電源電壓VDD之間的電位差小于去激活定時(shí)發(fā)生信號(hào)TIM的預(yù)定電位差Va。這樣執(zhí)行了讀操作。
除了與定時(shí)發(fā)生信號(hào)TIM無(wú)關(guān)地激活控制信號(hào)CTLB中的寫放大器激活信號(hào)WAE，從而激活讀/寫放大器15中的寫放大器，向位線對(duì)BLn、/BLn施加與外部施加的數(shù)據(jù)DT對(duì)應(yīng)的電位，并且根據(jù)定時(shí)發(fā)生信號(hào)TIM去激活寫放大器激活信號(hào)WAE之外，和上述讀操作一樣地控制寫操作。因此省略寫操作的解釋。
根據(jù)對(duì)本實(shí)施例的上述詳細(xì)解釋，兩個(gè)虛位線對(duì)DBL1和/DBL1、DBL2和/DBL2與多個(gè)位線對(duì)BLn、/BLn一起，相鄰地布置在存儲(chǔ)單元陣列11中，距離定時(shí)控制電路16最近。定時(shí)控制電路16根據(jù)虛位線對(duì)DBL1、DBL2(/DBL1、/DBL2)中的信號(hào)變化，控制在訪問(wèn)連接到位線對(duì)BLn、/BLn上的存儲(chǔ)單元時(shí)使用的各個(gè)信號(hào)的驅(qū)動(dòng)定時(shí)。
這樣，能夠通過(guò)使用兩個(gè)虛位線對(duì)DBL1、DBL2(/DBL1、/DBL2)檢測(cè)存儲(chǔ)單元陣列11中兩個(gè)位置的工藝偏差的影響，從而控制存儲(chǔ)單元的驅(qū)動(dòng)定時(shí)。與僅使用一個(gè)虛位線對(duì)的情況相比，這減輕了工藝偏差對(duì)半導(dǎo)體存儲(chǔ)設(shè)備的操作的影響，可以實(shí)現(xiàn)驅(qū)動(dòng)定時(shí)的正確控制。
另外，這兩個(gè)虛位線對(duì)DBL1和/DBL1、DBL2和/DBL2最接近于定時(shí)控制電路16。因此，虛位線對(duì)DBL1、DBL2(/DBL1、/DBL2)中的電位變化傳輸?shù)蕉〞r(shí)控制電路16要快于它們位于存儲(chǔ)單元陣列11的其他位置時(shí)的傳輸，這非常適合高速操作。
另外，本實(shí)施例中解釋了使用兩個(gè)虛位線對(duì)DBL1、DBL2的情況，但是本發(fā)明中的虛位線對(duì)的數(shù)量并不局限于兩個(gè)，而可以是三個(gè)或者更多。
圖5A到圖5D是根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)設(shè)備的另一個(gè)結(jié)構(gòu)示例的框圖。在圖5A到圖5D中，相同的標(biāo)號(hào)和符號(hào)用于指示與圖1所示的模塊等具有相同功能的模塊等，并且在此省略重復(fù)的解釋。另外，帶有(’)號(hào)的相同的標(biāo)號(hào)和符號(hào)用于指示與圖1所示的模塊等具有不相同但相對(duì)應(yīng)的功能的模塊等。另外，在圖5A到圖5D中，功能模塊、字線(包括虛字線)和位線(包括虛位線)之間的信號(hào)交換與圖1所示的半導(dǎo)體存儲(chǔ)設(shè)備中的一樣，因此在此省略。
在圖5A中，虛存儲(chǔ)單元列52、53(虛位線對(duì)DBL1和/DBL1、DBL2和/DBL2)相鄰地布置在存儲(chǔ)單元陣列51中，使其到定時(shí)控制電路16的距離長(zhǎng)于其他存儲(chǔ)單元列(其布線長(zhǎng)度更長(zhǎng))。換言之，虛存儲(chǔ)單元列52、53以距離定時(shí)控制電路16最遠(yuǎn)的方式布置在存儲(chǔ)單元陣列51中。
如圖5A所示，兩個(gè)虛存儲(chǔ)單元列(虛位線對(duì))布置在存儲(chǔ)單元陣列51中距離定時(shí)控制電路16最遠(yuǎn)的位置處，以便能夠減輕工藝偏差對(duì)半導(dǎo)體存儲(chǔ)設(shè)備的操作的影響，實(shí)現(xiàn)驅(qū)動(dòng)定時(shí)的正確控制。另外，因?yàn)樘撐痪€對(duì)中的電位變化傳輸?shù)蕉〞r(shí)控制電路16慢于其位于存儲(chǔ)單元陣列51的其他位置時(shí)的傳輸，因此能夠建立適當(dāng)且充足的定時(shí)余量，從而實(shí)現(xiàn)存儲(chǔ)單元更可靠的驅(qū)動(dòng)。
在圖5B中，虛存儲(chǔ)單元列55、56(虛位線對(duì)DBL1和/DBL1、DBL2和/DBL2)相鄰地布置在存儲(chǔ)單元陣列54的中心位置，使得距離L1和L2基本上彼此相等。
利用圖5B所示的結(jié)構(gòu)，能夠減輕工藝偏差對(duì)半導(dǎo)體存儲(chǔ)設(shè)備的操作的影響，實(shí)現(xiàn)驅(qū)動(dòng)定時(shí)的正確控制。另外，該半導(dǎo)體存儲(chǔ)設(shè)備可以配置為在存儲(chǔ)單元驅(qū)動(dòng)的高速操作和可靠性上具有優(yōu)異性能。
在圖5C中，虛存儲(chǔ)單元列58(例如虛位線對(duì)DBL1和/DBL1)被布置在存儲(chǔ)單元陣列57中，使得其到定時(shí)控制電路16的布線長(zhǎng)度比該虛存儲(chǔ)單元列58之外的其它存儲(chǔ)單元列短。另外，虛存儲(chǔ)單元列59(例如虛位線對(duì)DBL2和/DBl2)被布置在存儲(chǔ)單元陣列57中，使得其到定時(shí)控制電路16的布線長(zhǎng)度比該虛存儲(chǔ)單元列59之外的其它存儲(chǔ)單元列長(zhǎng)。
如圖5C所示，兩個(gè)虛存儲(chǔ)單元列(虛位線對(duì))被布置在存儲(chǔ)單元陣列57的兩端，以便能夠減輕工藝偏差對(duì)半導(dǎo)體存儲(chǔ)設(shè)備的操作的影響，實(shí)現(xiàn)驅(qū)動(dòng)定時(shí)的正確控制。另外，能夠根據(jù)存儲(chǔ)單元陣列兩端之間的單元特性差異選擇性地驅(qū)動(dòng)存儲(chǔ)單元，該單元特性差異被認(rèn)為容易出現(xiàn)在，例如，具有大量存儲(chǔ)單元列和具有大存儲(chǔ)容量的存儲(chǔ)單元陣列中。
在圖5D中，虛存儲(chǔ)單元列61、62、63、64(四個(gè)虛位線對(duì))被布置在存儲(chǔ)單元陣列60中，使得距離L3、L4、L5基本相等。換言之，虛存儲(chǔ)單元列61到64以預(yù)定間距布置在存儲(chǔ)單元陣列60中。
如圖5D所示，虛存儲(chǔ)單元列(虛位線對(duì))以預(yù)定間距排列在存儲(chǔ)單元陣列60中，以便能夠更大程度地消除存儲(chǔ)單元陣列中的單元特性差異，效果要好于圖1和圖5A到5C分別示出的半導(dǎo)體存儲(chǔ)設(shè)備。這樣能夠進(jìn)一步減輕工藝偏差對(duì)半導(dǎo)體存儲(chǔ)設(shè)備的操作的影響，實(shí)現(xiàn)驅(qū)動(dòng)定時(shí)的正確控制。
圖6是虛存儲(chǔ)單元的另一個(gè)結(jié)構(gòu)示例的框圖。在圖6中，相同的標(biāo)號(hào)和符號(hào)用于表示與圖2A所示的部件等具有相同功能的部件(電路元件)等，并且在此省略重復(fù)解釋。
在圖2A所示的虛存儲(chǔ)單元DMC11、DMC12中，晶體管Q2、Q3的柵極連接到晶體管Q4、Q5的漏極之間的連接點(diǎn)，并且晶體管Q4、Q5的柵極連接到晶體管Q2、Q3的漏極之間的連接點(diǎn)。
另一方面，在圖6所示的虛存儲(chǔ)單元DMC11’、DMC12’中，晶體管Q2、Q3的柵極分別連接到電源電壓VDD，并且晶體管Q4、Q5的柵極同樣分別連接到電源電壓VDD。這意味著，在虛存儲(chǔ)單元DMC11’，DMC12’中，由晶體管Q2、Q3和Q4、Q5構(gòu)成的反相器的輸入端和輸出端不是交叉耦合，而是獨(dú)立操作這些反相器。
另外，在虛存儲(chǔ)單元DMC13’中，由兩個(gè)晶體管構(gòu)成的各個(gè)反相器的輸入端和輸出端不是交叉耦合，而是各個(gè)輸入端接地。
利用圖6所示的虛存儲(chǔ)單元列的結(jié)構(gòu)，在訪問(wèn)存儲(chǔ)單元時(shí)，可以使用虛位線對(duì)DBL1、/DBL1中的兩個(gè)虛位線作為用于控制各信號(hào)的驅(qū)動(dòng)定時(shí)的虛位線，從而能夠根據(jù)這些虛位線中的信號(hào)變化控制每個(gè)信號(hào)的驅(qū)動(dòng)定時(shí)。因此能夠利用僅需要一半面積的一個(gè)虛位線對(duì)獲得使用兩個(gè)虛位線對(duì)所實(shí)現(xiàn)的相同效果，從而實(shí)現(xiàn)電路面積的縮減。
第二實(shí)施例接下來(lái)解釋本發(fā)明的第二實(shí)施例。
上述根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)設(shè)備具有一個(gè)存儲(chǔ)單元陣列，而根據(jù)下面解釋的第二實(shí)施例的半導(dǎo)體存儲(chǔ)設(shè)備具有多個(gè)存儲(chǔ)單元陣列。
圖7A到7C是根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體存儲(chǔ)設(shè)備的結(jié)構(gòu)示例的框圖。圖7A到7C中的模塊、字線(包括虛字線)，和位線(包括虛位線)之間的信號(hào)交換與根據(jù)上述第一實(shí)施例的半導(dǎo)體存儲(chǔ)設(shè)備的情況相同，并且因此省略。
在圖7A中，71A和7 1B表示存儲(chǔ)單元陣列，并且14A和14B表示解碼器。分別對(duì)應(yīng)于存儲(chǔ)單元陣列71A、71B提供解碼器14A、14B。另外，74表示定時(shí)控制電路，以及15表示讀/寫放大器。
存儲(chǔ)單元陣列71A具有兩個(gè)虛存儲(chǔ)單元列72A、73A，它們相鄰布置，使得其到定時(shí)控制電路74的布線長(zhǎng)度短于存儲(chǔ)單元陣列71A中其它存儲(chǔ)單元列的布線長(zhǎng)度。同樣，存儲(chǔ)單元陣列71B具有兩個(gè)虛存儲(chǔ)單元列72B、73B，它們相鄰布置，使得其到定時(shí)控制電路74的布線長(zhǎng)度短于存儲(chǔ)單元陣列71B中其它存儲(chǔ)單元列的布線長(zhǎng)度。
虛存儲(chǔ)單元列72A、73A中的虛存儲(chǔ)單元所連接的各個(gè)虛位線對(duì)的一端與定時(shí)控制電路74相連接。另外，虛存儲(chǔ)單元列72B、73B中的虛存儲(chǔ)單元所連接的各個(gè)虛位線對(duì)的一端與定時(shí)控制電路74相連接。
存儲(chǔ)單元陣列71A、71B，解碼器14A、14B，讀/寫放大器15，和定時(shí)控制電路74與上述第一實(shí)施例中的存儲(chǔ)單元陣列11，解碼器14，讀/寫放大器15，和定時(shí)控制電路16分別相同，并且因此省略各個(gè)模塊的功能、操作等方面的解釋。
在圖7B所示的半導(dǎo)體存儲(chǔ)設(shè)備中，與圖7A所示的半導(dǎo)體存儲(chǔ)設(shè)備的情況相反，兩個(gè)虛存儲(chǔ)單元列76A、77A和76B、77B相鄰地布置在存儲(chǔ)單元陣列75A、75B中，使得其到定時(shí)控制電路74的布線長(zhǎng)度長(zhǎng)于其它存儲(chǔ)單元列的布線長(zhǎng)度。
分別對(duì)應(yīng)于存儲(chǔ)單元陣列75A、75B提供解碼器14A、14B。與圖7A所示的情況相同，虛存儲(chǔ)單元列76A、77A中的虛存儲(chǔ)單元所連接的各個(gè)虛位線對(duì)的一端與定時(shí)控制電路74相連接，此外，虛存儲(chǔ)單元列76B、77B中的虛存儲(chǔ)單元所連接的各個(gè)虛位線對(duì)的一端與定時(shí)控制電路74相連接。
圖7C所示的半導(dǎo)體存儲(chǔ)設(shè)備被設(shè)計(jì)成兩個(gè)虛存儲(chǔ)單元列79A、80A相鄰地布置在存儲(chǔ)單元陣列78A的中心部分，并且兩個(gè)虛存儲(chǔ)單元列79B、80B相鄰地布置在存儲(chǔ)單元陣列78B的中心部分。
分別對(duì)應(yīng)于存儲(chǔ)單元陣列78A、78B提供解碼器14A、14B。虛存儲(chǔ)單元列79A、80A中的虛存儲(chǔ)單元所連接的各個(gè)虛位線對(duì)的一端與定時(shí)控制電路74相連接。另外，虛存儲(chǔ)單元列79B、80B中的虛存儲(chǔ)單元所連接的各個(gè)虛位線對(duì)的一端與定時(shí)控制電路74相連接。
利用圖7A到圖7C中所示的結(jié)構(gòu)，能夠獲得圖1、圖5A和圖5B中分別示出的上述第一實(shí)施例的半導(dǎo)體存儲(chǔ)設(shè)備所實(shí)現(xiàn)的效果。
另外，雖然未示出，但是當(dāng)然能夠采用這樣的結(jié)構(gòu)兩個(gè)虛存儲(chǔ)單元列(虛位線對(duì))如圖5C所示，布置在各個(gè)存儲(chǔ)單元陣列的兩端的位置，或者如圖5D所示，虛存儲(chǔ)單元列(虛位線對(duì))以預(yù)定間距布置在各個(gè)存儲(chǔ)單元陣列中。利用這種結(jié)構(gòu)，能夠分別獲得圖5C和圖5D所示的半導(dǎo)體存儲(chǔ)設(shè)備所實(shí)現(xiàn)的效果。
另外，在上述實(shí)施例中，示出了每個(gè)存儲(chǔ)單元陣列具有的虛位線對(duì)的數(shù)量是兩個(gè)的情況(圖1，圖5A到圖5C，和圖7A到圖7C)或者是四個(gè)的情況(圖5D)。然而本發(fā)明并不限于此，并且每個(gè)存儲(chǔ)單元陣列具有的虛位線對(duì)的數(shù)量是任意多個(gè)。
在此，例如，如圖5C中所示，為了分別在存儲(chǔ)單元陣列的兩端布置虛位線對(duì)，把多個(gè)虛位線對(duì)分成兩組，每組包含大致相等數(shù)量的虛位線對(duì)(當(dāng)一組具有n個(gè)虛位線對(duì)時(shí)，另一組具有n±1個(gè))，并且把各組虛位線對(duì)設(shè)置在存儲(chǔ)單元陣列的兩端。另外，例如，如圖5D所示，當(dāng)以預(yù)定間距在存儲(chǔ)單元陣列中排列多個(gè)虛位線對(duì)時(shí)，可以每隔一個(gè)預(yù)定間隔布置一個(gè)虛位線對(duì)，或者可以每隔一個(gè)預(yù)定間隔設(shè)置作為一組的多個(gè)虛位線對(duì)。
另外，在上述實(shí)施例中，因?yàn)閷RAM作為一個(gè)例子進(jìn)行說(shuō)明，所以在控制存儲(chǔ)單元的驅(qū)動(dòng)定時(shí)中使用虛位線對(duì)。然而當(dāng)一個(gè)存儲(chǔ)單元與一個(gè)位線連接時(shí)使用虛位線，以及當(dāng)一個(gè)存儲(chǔ)單元與兩個(gè)位線(也就是一個(gè)位線對(duì))連接時(shí)使用虛位線對(duì)，可以獲得上述實(shí)施例所實(shí)現(xiàn)的同樣效果。其中，如上所述當(dāng)使用虛位線對(duì)時(shí)，可以使用虛位線中的一個(gè)或同時(shí)使用兩個(gè)。
另外，在上述實(shí)施例中，為了便于解釋，使用SRAM作為半導(dǎo)體存儲(chǔ)設(shè)備的一個(gè)實(shí)例。然而本發(fā)明并不限于在SRAM中應(yīng)用，還可以應(yīng)用于任何半導(dǎo)體存儲(chǔ)設(shè)備，例如使用具有位線的存儲(chǔ)單元陣列的半導(dǎo)體存儲(chǔ)器(例如DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器))。
如上述解釋，根據(jù)本發(fā)明，連接著相互不同的多個(gè)虛存儲(chǔ)單元的多個(gè)虛位線與連接著相互不同的多個(gè)存儲(chǔ)單元的多個(gè)位線一起布置在存儲(chǔ)單元陣列中，并且定時(shí)控制電路根據(jù)通過(guò)多個(gè)虛位線施加的信號(hào)，在選擇性地驅(qū)動(dòng)存儲(chǔ)單元時(shí)控制驅(qū)動(dòng)操作的定時(shí)。這樣能夠通過(guò)使用多個(gè)虛位線，根據(jù)存儲(chǔ)單元陣列中的多個(gè)位置的工藝偏差的影響，控制選擇性地驅(qū)動(dòng)存儲(chǔ)單元時(shí)的驅(qū)動(dòng)操作定時(shí)。因此，與僅使用一個(gè)虛位線的情況相比，能夠進(jìn)一步減輕工藝偏差對(duì)半導(dǎo)體存儲(chǔ)設(shè)備的操作的影響，實(shí)現(xiàn)操作定時(shí)的正確控制。
應(yīng)該注意，上述實(shí)施例應(yīng)該看作是說(shuō)明性的而非限制性的，因此本發(fā)明涵蓋落在權(quán)利要求的等同含義和范圍內(nèi)的所有變化。在不偏離其精神和本質(zhì)特征的情況下，本發(fā)明可以實(shí)施為其它的具體形式。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)設(shè)備，根據(jù)由外部輸入的輸入信號(hào)選擇性地驅(qū)動(dòng)存儲(chǔ)單元，以輸出數(shù)據(jù)或者輸入輸出數(shù)據(jù)，所述半導(dǎo)體存儲(chǔ)設(shè)備包括存儲(chǔ)單元陣列，其具有彼此相鄰布置的多個(gè)虛位線和多個(gè)位線、相互不同的分別連接到所述多個(gè)虛位線的虛存儲(chǔ)單元、和相互不同的分別連接到所述多個(gè)位線的存儲(chǔ)單元；和定時(shí)控制電路，用于在選擇性地驅(qū)動(dòng)連接到所述位線的存儲(chǔ)單元時(shí)，根據(jù)通過(guò)所述多個(gè)虛位線施加的信號(hào)控制驅(qū)動(dòng)操作的定時(shí)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)設(shè)備，其中，在所述存儲(chǔ)單元陣列中，所述多個(gè)虛位線相鄰地布置在比所述位線中任何一個(gè)距離所述定時(shí)控制電路更近的位置處。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)設(shè)備，其中，在所述存儲(chǔ)單元陣列中，所述多個(gè)虛位線相鄰地布置在比所述位線中任何一個(gè)距離所述定時(shí)控制電路更遠(yuǎn)的位置處。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)設(shè)備，其中，在所述存儲(chǔ)單元陣列中，所述多個(gè)虛位線相鄰地布置，并且所述多個(gè)位線布置在相鄰布置的所述多個(gè)虛位線的兩側(cè)。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)設(shè)備，其中，在所述存儲(chǔ)單元陣列中，所述多個(gè)虛位線被分成兩組，一組虛位線相鄰地布置在比所述位線中任何一個(gè)距離所述定時(shí)控制電路更近的位置處，另一組虛位線相鄰地布置在比所述位線中任何一個(gè)距離所述定時(shí)控制電路更遠(yuǎn)的位置處。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)設(shè)備，其中所述多個(gè)虛位線被分成兩組，一組包含N個(gè)虛位線(N是自然數(shù))，并且另一組包含N個(gè)或者N+1個(gè)虛位線。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)設(shè)備，其中在所述存儲(chǔ)單元陣列中，以預(yù)定的間隔布置所述多個(gè)虛位線。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)設(shè)備，其中在所述存儲(chǔ)單元陣列中，所述多個(gè)虛位線被分成各包含大致相等數(shù)量的虛位線的多個(gè)組，每組中的虛位線相鄰地布置，并且所述多組虛位線以預(yù)定間距布置。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)設(shè)備，其中提供了多個(gè)所述存儲(chǔ)單元陣列。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)設(shè)備，其中所述多個(gè)虛位線是串聯(lián)的。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)設(shè)備，其中所述定時(shí)控制電路根據(jù)通過(guò)所述多個(gè)虛位線中信號(hào)變化最慢的虛位線所施加的信號(hào)控制驅(qū)動(dòng)操作的定時(shí)。
12.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)設(shè)備，其中所述定時(shí)控制電路根據(jù)通過(guò)所述多個(gè)虛位線施加的信號(hào)產(chǎn)生定時(shí)發(fā)生信號(hào)，并且根據(jù)所產(chǎn)生的定時(shí)發(fā)生信號(hào)控制驅(qū)動(dòng)操作的定時(shí)。
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)設(shè)備，其中所述定時(shí)控制電路具有邏輯算術(shù)電路，各個(gè)所述虛位線的一端連接到該邏輯算術(shù)電路的輸入端，并且所述邏輯算術(shù)電路根據(jù)通過(guò)所述虛位線施加的信號(hào)中的變化反轉(zhuǎn)輸出信號(hào)的信號(hào)電平。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)設(shè)備，其中所述定時(shí)控制電路根據(jù)所述虛位線的電位和參考電位之間的電位差控制驅(qū)動(dòng)操作的定時(shí)。
15.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)設(shè)備，其中各個(gè)所述虛存儲(chǔ)單元和所述存儲(chǔ)單元具有兩個(gè)反相器電路，所述兩個(gè)反相器電路具有相互交叉耦合的輸入端和輸出端，并且各個(gè)虛存儲(chǔ)單元中的兩個(gè)反相器電路的輸入端進(jìn)一步與施加預(yù)定電壓的電源相連接。
16.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)設(shè)備，其中各個(gè)虛存儲(chǔ)單元和存儲(chǔ)單元具有兩個(gè)反相器電路，各個(gè)存儲(chǔ)單元中的兩個(gè)反相器電路具有相互交叉耦合的輸入端和輸出端，并且各個(gè)虛存儲(chǔ)單元中的兩個(gè)反相器電路具有連接到施加預(yù)定電壓的電源的輸入端，和分別連接到不同虛位線的輸出端。
17.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)設(shè)備，其中在分別連接到所述多個(gè)虛位線的所述虛存儲(chǔ)單元中選擇性地驅(qū)動(dòng)預(yù)定數(shù)量的虛存儲(chǔ)單元，按照所述多個(gè)虛位線到所述定時(shí)控制電路的距離的遞減次序選擇所述虛存儲(chǔ)單元。
18.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)設(shè)備，其中所述多個(gè)虛位線是多個(gè)各由兩個(gè)虛位線構(gòu)成的虛位線對(duì)，并且所述多個(gè)位線是各由兩個(gè)位線構(gòu)成的位線對(duì)。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體存儲(chǔ)設(shè)備，其中所述定時(shí)控制電路根據(jù)通過(guò)所述虛位線對(duì)中的一個(gè)所述虛位線施加的信號(hào)，來(lái)控制驅(qū)動(dòng)操作的定時(shí)。
20.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)設(shè)備，其中所述存儲(chǔ)單元陣列具有虛字線，用于選擇性地驅(qū)動(dòng)與所述虛位線連接的虛存儲(chǔ)單元；和字線，用于選擇性地驅(qū)動(dòng)與所述位線連接的存儲(chǔ)單元。
全文摘要
多個(gè)虛位線與多個(gè)位線對(duì)一起布置在存儲(chǔ)單元陣列中。在選擇性地驅(qū)動(dòng)與位線對(duì)連接的存儲(chǔ)單元時(shí)，定時(shí)控制電路根據(jù)多個(gè)虛位線中的信號(hào)變化控制驅(qū)動(dòng)操作的定時(shí)，由此檢測(cè)出存儲(chǔ)單元陣列中的多個(gè)位置的工藝偏差的影響。因此，與使用一個(gè)虛位線的情況相比，能夠進(jìn)一步減少工藝偏差對(duì)半導(dǎo)體存儲(chǔ)設(shè)備的操作的影響。
文檔編號(hào)G11C29/02GK1508807SQ200310115760
公開(kāi)日2004年6月30日 申請(qǐng)日期2003年11月28日 優(yōu)先權(quán)日2002年12月17日
發(fā)明者吉田勝哉 申請(qǐng)人:富士通株式會(huì)社