專利名稱：相變存儲裝置的制作方法
技術領域：
本發(fā)明涉及電可擦寫相變存儲裝置，其存儲由于存儲器材料在晶態(tài)和非晶態(tài)之間的相變決定的電阻值作為信息，如非易失方式中那樣。
背景技術：
EEPROM閃存是現有技術中公認的作為大容量和多功能非易失的半導體存儲器。這種半導體存儲器中，帶有100納米或更小的最小尺寸的微型電路已經在存儲板中實現。為了進一步增加存儲器容量，要求進一步最小化以便增加單位面積上的單元數目。然而，進一步的最小化并不容易。
已經實驗了某些方法以增加存儲器容量，而不最小化如，堆疊封裝多個存儲器芯片，或形成三維存儲器芯片，其中存儲單元堆疊排列在硅襯底上，等等。然而，傳統(tǒng)上提出的單元排列堆疊方法是這樣的，平面單元陣列簡單堆疊。在這些情形中，雖然N倍容量可通過N層堆疊獲得，單元存取必須獨立地對各單元陣列執(zhí)行。因此，同時存取多個單元陣列不容易。
作為未來下一代的高級存儲器技術，相變存儲器已被提出，其利用基于硫族化物的玻璃材料在晶態(tài)和非晶態(tài)之間相變(例如日本應用物理雜質2000年11月刊第一部分第39卷第6157到6161頁，KazuyaNakayama等的“基于硫族化物可逆相變的亞微米非易失性存儲器單元”)。該類型的存儲器利用這樣一個事實，即硫族化物非晶態(tài)的電阻對晶態(tài)電阻的比值大到100∶1或更大以將這些不同電阻值存儲為信息。這樣的相變是可逆的，且任何變化可通過適當的設計加熱方式控制，其中加熱技術可由材料中流過的電流量控制。
為了增加這類相變存儲器的容量，如何集成地形成單元陣列和讀/寫電路稱為重要的技術問題。此外，如何設計能夠執(zhí)行高速數據輸入/輸出的讀/寫電路也成為重要的技術問題。

發(fā)明內容
按照本發(fā)明一個實施方式的相變存儲器裝置具有半導體襯底；多個堆疊在半導體襯底上的單元陣列，每個單元陣列具有以矩陣方式布置的存儲器單元，以便將電阻值存儲為數據，這些數據由存儲器單元的相變確定，每個位線共同連接多個布置在矩陣第一方向上的存儲器單元的一個末端，而每個字線共同連接多個布置在矩陣第二方向上的存儲器單元的另一個末端；在半導體襯底上單元陣列的下面形成的用于讀取和寫入單元陣列數據的讀/寫電路；在第一和第二邊界外部布置的第一和第二垂直布線，該第一和第二邊界在第一方向上限定單元陣列的單元布局區(qū)域以連接各個單元陣列的位線至讀/寫電路；和在第三和第四邊界外部布置的第三垂直布線，該第三和第四邊界在第二方向上限定單元陣列的單元布局區(qū)域以連接各個單元陣列的字線至讀/寫電路；


圖1是按照本發(fā)明實施例的單元陣列的等效電路。
圖2是四層堆疊單元陣列的平面視圖。
圖3是沿圖2中I-I’線的截面圖，其中存儲器單元中使用Schottky二極管。
圖4是沿圖2中I-I’線的截面圖，其中存儲器單元中使用PN結二極管。
圖5是單元陣列的三維等效電路。
圖6是透視圖，其示出單元塊和其中讀/寫電路的布局關系。
圖7是截面圖，其示出位線和讀/寫電路之間的互連關系。
圖8是截面圖，其示出字線和讀/寫電路之間的互連關系。
圖9是示意圖，其示出四層堆疊單元陣列的單元配置。
圖10示出讀/寫電路的布局。
圖11是示意圖，其示出字線選擇電路部分。
圖12是示意圖，其示出位線選擇電路部分。
圖13是示意圖，其示出字線選擇電路部分和位線選擇電路部分的布局。
圖14是透視圖，其示出位線形成過程。
圖15是透視圖，其示出存儲器單元形成過程。
圖16是透視圖，其示出字線形成過程。
圖17A到17C是截面圖，其示出字線形成過程的細節(jié)。
圖18是截面圖，其示出讀/寫電路的電容器和二極管與單元陣列之間的關系。
圖19是示意圖，其示出寫入脈沖發(fā)生電路，其用于發(fā)生應用到位線上的負邏輯寫入脈沖。
圖20是示意圖，其示出用于解釋寫入脈沖發(fā)生電路的工作波形。
圖21是示意圖，其示出用于激活兩個單元陣列的寫入脈沖發(fā)生電路的輸入/輸出關系。
圖22是邏輯脈沖發(fā)生電路，其用于發(fā)生圖21的輸入邏輯脈沖。
圖23示出用于兩對單元的寫入脈沖的波形。
具體實施例方式
參考附圖，本發(fā)明實施例將說明如下。
圖1示出關于3×3單元矩陣的按照實施例的相變存儲器的單元陣列。多個字線WL平行提供，且多個位線BL交叉字線WL提供。存儲器單元MC在這些線的各個交叉點提供。存儲器單元MC是可變電阻元件VR和二極管SD的串聯(lián)電路?？勺冸娮柙R由硫族化物形成并可操作以將電阻值存儲在其中，該電阻值由晶態(tài)和非晶態(tài)之間的相變以非易失方式確定為二進制數據。雖然在本實施例的優(yōu)選情形中二極管SD是Schottky二極管，可替換地可使用PN結二極管。存儲器單元MC的一端連接至位線BL，而另一端連接至字線WL。雖然在附圖中，二極管SD是這樣的，即字線WL側是正極，也可以顛倒二極管SD的極性，因為這里所要求的是獲得基于字線WL對位線BL的電壓電勢的關系的單元選擇性。
如前面所陳述的，數據按每個存儲器單元MC的電阻元件VR電阻值的顯著性被存儲。例如，在非選擇狀態(tài)，使所有字線WL被設定為“L”電平，同時設定所有位線BL為“H”電平。一個例子是“H”電平等于1.8V而“L”是0V。在該非選擇狀態(tài)，所有存儲器單元MC的二極管SD處于反偏狀態(tài)且因此處于斷開狀態(tài)；因此，無電流流過電阻元件VR。考慮選擇圖1中單元陣列居中存儲器單元MC的情形中，該單元陣列被虛線包圍，使選擇的字線WL處于“H”電平，同時設定所選擇的位線BL為“L”。從而，在所選擇的單元處，其二極管SD變成正偏，從而允許電流流過其中。
此時流進所選單元的電流的量由構成電阻元件VR的硫族化物的相確定；因此，可以通過檢測是否電流量大或小而讀取雙值或二進制數據。同時注意，例如，通過使所選擇的字線的“H”電平電勢較高，或使所選擇的位線的“L”電平比讀取模式中的較低，可以允許電阻元件VR的硫族化物中相變的產生，從而類似地增加電流量并然后利用單元部分由于該電流的加熱。因此，可以選擇單元陣列中特定的單元并然后改寫這樣單元的信息。
在該方式，在實施例的單元陣列中，存取可僅通過單個字線WL和單個位線BL的電平的建立而執(zhí)行。雖然，在為單元選擇提供的晶體管的情形中，用于選擇晶體管柵極的信號線要求在單元陣列內，本實施例中不要求這樣的信號線。此外，考慮到二極管在結構上比晶體管要簡單，單元陣列在配置上由于減小了必要的信號線的數目并結合簡單的二極管結構的優(yōu)勢而變得更簡化，因此，使得更高的單元集成能夠實現。
雖然上面說明了基本的單元陣列配置，本實施例中利用三維單元陣列結構，其中多個單元陣列是堆疊在半導體襯底上的。這樣的三維單元陣列將揭示如下。
圖2和3示出沿三維(3D)單元陣列中I-I’線的布局和橫截面，該三維單元陣列包括四層堆疊單元陣列MA0到MA3。在這些圖中，相同的標識號被用于各個單元陣列的相同元件，其中各個單元陣列之間的標識號通過附加后綴“a”，“b”而區(qū)分，且每兩個單元陣列共享的部分通過附加后綴“ab”，“bc”和“cd”而區(qū)分。
硅襯底10覆蓋有絕緣膜如，二氧化硅膜。襯底上，多個位線(BL)12a彼此平行布置。柱型存儲器單元MC以一定的間距布置在每個位線12a上，它們每個都具有堆疊在其上的由硫族化物層13a形成的可變電阻裝置VR和Shottky二極管SD。形成字線(WL)18ab以在垂直于位線12a的方向上共同連接存儲器單元MC的上端，從而形成第一個單元陣列MA0。
詳細地，存儲器單元MC是通過圖案化硫族化物13a的層壓層，歐姆電極14a，n+型硅層16a和n型硅層16a而形成的。中間介電膜17繞存儲器單元MC掩埋以平面化單元陣列MA0。
應該理解，除了為形成更優(yōu)選的Shottky二極管形成字線18ab，可為Shottky二極管形成金屬膜以連接到n型硅層16a。
形成第二單元陣列MA1以與第一單元陣列MA0共享字線(WL0)18ab。詳細地，柱型存儲器單元MC以一定間距布置在每個字線18ab上，它們每個具有Shottky二極管SD和可變電阻裝置VR，通過圖案化n型膜16b的層壓膜，n+型硅膜15b，歐姆電極14b和硫族化物膜13b，該可變電阻裝置由堆疊其上的硫族化物層形成。該單元布局和第一單元陣列MA0一樣。Shottky結在字線18ab和n型硅16b之間形成。位線(BL1)12ab被圖案化以公共連接硫族化物層13b，該硫族化物沿垂直于字線18ab的方向布置。中間層介電膜19繞存儲器單元MC掩埋以平面化單元陣列MA1。
第三和第四單元陣列MA2和MA3的堆疊結構是周期形成的，類似于第一和第二單元陣列MA0和MA1。位線(BL1)12bc是在第二單元陣列MA1和第三單元陣列MA2之間共享的。第三單元陣列MA2和第四單元陣列MA3彼此共享字線(WL1)18cd。最低單元陣列MA0的位線(BL0)12a和最高單元陣列MA3的位線(BL3)12d是分別獨立制備的。
如前面所述，PN結二極管可用來取代Shottky二極管以便構成存儲器單元MC。相應于圖3，另一個具有PN結二極管Di的3D單元陣列示于圖04中。如圖4所示，每個存儲器單元中布置在位線和字線之間的PN結二極管Di由n型硅層25和p型硅層26形成。其它的類似于圖3。
圖5示出如上述那樣形成的3D單元陣列的三維等效電路。為了防止位線相互干擾，每兩個位線構成一對，而另一個位線被安置在該對位線之間。BL00，/BL00，BL01，/BL01，...是第一單元陣列MA0的位線對；BL10，/BL10，BL11，/BL11，...是第二和第三單元陣列MA1和MA2之間共享位線對；BL20，/BL20，BL21，/BL21，...是第三和第四單元陣列MA2和MA3之間共享位線對。進一步，WL0(WL00，WL01，...)是第一和第二單元陣列MA0和MA1之間的共享字線；WL1(WL10，WL11，...)是第三和第四單元陣列MA2和MA3之間共享的字線。
在上述3D單元陣列中，許多相變單元是集成的，單元特征的變化險入麻煩。詳細地，使用硫族化物相變的單元的數據狀態(tài)由于歷史，環(huán)境等而改變。例如，數據“0”(高電阻狀態(tài))是通過使硫族化物層富含非晶而寫入的。然而，數據“1”(低電阻狀態(tài))是通過使硫族化物層富含晶體而寫入的。在該狀態(tài)，各個單元的初始狀態(tài)由于歷史和位置而彼此不同。
考慮到上述觀點，該實施例中，鄰近布置的兩個單元構成一對用于存儲互補數據的單元，其方式為數據“0”被存儲在一個單元中而數據“1”被存儲在另一個單元中。讀取操作是通過檢測構成一對的兩個單元之間的單元電流的差。通過使用該方法，即使在整個3D單元陣列中高電阻狀態(tài)分布和低電阻分布之間有部分交疊，可以精確地讀取/寫入單元數據。
在圖5中，單元對通常如下示出兩個連接到一對位線BL00和/BL00的單元在單元陣列MA0中共享一個字線WL00，構成一對單元，其中一個是真單元(true cell)“T-cell0”，而另一個是互補單元“C-cell0”；且兩個連接到一對位線BL10和/BL10的單元分別共享單元陣列MA1中的字線WL10，構成另一對單元，其中一個是真單元T-cell，而另一個是互補單元C-cell。在每對單元中，二進制數據的正邏輯值存儲在真單元中，而負邏輯值被存儲在互補單元中。單元陣列MA2和MA3中類似的單元對的單元也被選擇。在圖5中，每次選擇的單元電流以箭頭示出。
到目前為止，已經描述了單元陣列配置。在本發(fā)明中，讀/寫電路是先前形成的用于讀取和寫入(或編程)硅襯底10上的單元數據，在該硅襯底上，要形成上述3D單元陣列。詳細地，在讀取/寫入電路上堆疊形成3D單元陣列。
圖6是示意性透視圖，其示出單元塊100的堆疊狀態(tài)和讀取/寫入電路200以及其中互連關系。每個單元塊100相應于上述3D單元陣列。也就是，必要時3D單元陣列被劃分成多個具有預定容量的單元塊100。在圖6中，兩個單元塊100沿位線方向安置。
如圖6所示，用于數據讀取和寫入單元塊100的讀取/寫入電路200在單元塊100的下面。讀取/寫入電路200以這樣的狀態(tài)形成，其中的主要部分被安置在矩形單元布局區(qū)域210內，該矩形單元布局區(qū)域210限定在襯底10上，而單元塊100堆疊在該襯底10上。單元布局區(qū)域210在沿位線的方向上由兩個邊界A1和A2限定，且在沿字線的方向上由兩個邊界B1和B2限定。
第一單元陣列MA0的一組位線BL0和第四單元陣列MA3的一組位線BL2被牽引至第一邊界A1側以連接至位線選擇電路201，其通過垂直布線(即，垂直地延伸到襯底的通道)101沿邊界A1在讀取/寫入電路200上安置，該垂直布線101沿邊界A1安置。由第二和第三單元陣列MA1和MA2共享的一組位線BL1被牽引到第二邊界A2側以連接至位線選擇電路202，其通過垂直布線102沿邊界A2在讀取/寫入電路200上安置。
位線BL0和BL2通過垂直布線101牽引到同一側以共同連接到位線選擇電路201的原因是這樣的，即這些組位線不是同時被激活的。詳細地，單元陣列MA0和MA1被同時激活，因為它們具有共享的字線WL0。類似于此，單元陣列MA2和MA3被同時激活，因為它們具有共享的字線WL1。然而，因為單元陣列MA2和MA3共享位線BL1，下部單元陣列(MA0，MA1)和上部單元陣列(MA2，MA3)不是被同時激活。位線選擇電路201，202包括位線解碼器/多路器(BL-DEC/MUX)。
字線WL0和WL1被牽引到第三邊界B1側以連接到字線選擇電路208，其沿邊界B1分別通過垂直布線103和104在讀取/寫入電路200中安置，該垂直布線103和104沿邊界B1安置。字線選擇電路208具有字線解碼器/多路器(WL-DEC/MUX)。
讀取/寫入電路200的中央部分用作全局總線區(qū)域207，其中I/O數據線和寫入脈沖信號線橫跨該區(qū)域在沿字線的方向上安置。感測放大器陣列203和204被分別安置在該全局總線區(qū)域207和位線選擇電路201和202之間。在全局縱向區(qū)域207處形成的信號線被感測放大器陣列203和204共享。感測放大器陣列203和204中感測放大器通過被分別安置在局部總線205和206處的信號線連接到位線選擇電路201和202。因此，由位線選擇電路201從位線BL0或BL2選擇的某些位線被連接至感測放大陣列203。類似地，由位線選擇電路202從位線BL1選擇的某些位線被連接至感測放大陣列204。
安置在全局總線區(qū)域207的I/O數據線和寫入脈沖信號線被牽引至單元布局區(qū)域210的第四邊界B2側。沿該邊界B2，安置寫入電路209用于施加寫入脈沖至選擇的單元。如下所述，該寫入電路209包括通過單元陣列形成下同一步驟在硅襯底10上形成的晶體管電路209a和在襯底上形成的二極管電路209b電路。
如上參考圖6所述，通過垂直互連線101到104，單元陣列的位線和字線被連接至在襯底10上形成的讀取/寫入電路200。實際上，這些互連101到104是掩埋在中間層介電膜中的連接插頭，這些中間層介電膜繞單元陣列形成?；ミB的結構性例子在圖7和圖8中示出。圖7示出沿單元陣列位線的橫截面上位線和讀取/寫入電路200之間的連接狀態(tài)。圖8示出沿單元陣列的字線橫截面上的字線和讀取/寫入電路200的連接狀態(tài)。
如圖7和圖8所示，讀取/寫入電路200具有必要的晶體管和金屬互連，它們形成在覆蓋晶體管的中間層介電膜11a上。讀取/寫入電路200被中間層介電膜11b覆蓋，且四層單元陣列形成于其上。因此，中間層介電膜11a和11b構成適于圖3和圖4中的絕緣體膜11。
如圖7所示，垂直布線101由掩埋在中間介電膜17，19，20和21中的連接插頭101a到101e組成，垂直布線101被用來將向單元布局區(qū)域210的邊界A1牽引的位線BL0，BL2和位線選擇電路201連接。類似地，垂直布線102由掩埋在中間層介電膜11，17和19中的連接插頭102a到102c組成，該垂直布線102用于將向單元布局區(qū)域的邊界A2的牽引位線BL1連接到位線選擇電路202。如圖8所示，垂直布線103由掩埋在中間層介電膜11和17中的連接插頭103a和103b組成，該垂直布線103用于將向單元布局區(qū)域的邊界B1牽引的字線WL0連接到字線選擇電路208。垂直布線104由掩埋在中間層介電膜11，17和20中的連接插頭104a到104d組成，該垂直布線104用于將向字線WL0同一側牽引的字線WL1連接到字線選擇電路208。
雖然圖7和圖8中層壓的單元陣列的最低連接插頭101a，102a，103a和104a被連接到讀取/寫入電路200的金屬布線，但是可以直接將它們連接到晶體管的源極/漏極擴散層。圖7和圖8示出一個例子，其中連接插頭由用于位線和字線的金屬膜形成。制造步驟將說明如下。此外，注意到連接插頭可由不同于位線和字線的其它金屬膜或多晶硅膜形成。
圖6中的一個單元塊100包括，例如用于一個單元陣列的512個位線(BL)和128個字線(WL)。如上所述，該實施例中，兩個存儲器單元存儲一比特數據。在該情形中，一個單元塊具有256列(Col)×128行(Row)的存儲器空間。存儲器容量可通過增加要布置的單元塊的數目而增加。為了在這樣大容量的存儲器中實現高速存取，必須對多比特數據執(zhí)行平行存取。例如，為了執(zhí)行32比特平行存取，如圖9所示，一個單元塊將在字線方向上被分成兩個部分，并在位線方向上分成32個部分，從而獲得64個單元單位(cell units)UC(UC0到UC63)塊。作為結果，每個單元單位UC具有32IO×4Col×4Row×4的容量。在全局總線區(qū)域207上，數據線和寫入脈沖信號線為64IO數據輸入/輸出安置。
圖10示出使用上述單元塊構造的情形中，關于圖6中一個單元塊100的示意的讀取/寫入電路200的布局。在字線選擇電路(WL-DEC/MUX)208上安置的是行地址(RA)信號線301，該字線選擇電路被安置在圖10中的右側，該信號線301垂直延伸以便從單元塊100中128×2個字線中選擇一個(即，上部和下部信號線)。安置在圖10中左側的寫入電路209輸出寫入脈沖，在寫入模式其被供應至選擇的位線。寫入脈沖信號線(WP)305被安置以便在全局總線區(qū)域207上橫向延伸，該寫入脈沖信號線(WP)305傳遞寫入脈沖。主數據線304和全局總線區(qū)域207上的寫入脈沖信號線305平行安置，讀出的數據在主數據線304上傳遞。一個單元單位是在一個單元塊中選擇的，且每個單元單位中鄰近的兩個層的單元數據被同時激活。因此，數據線304是為32IO×2＝64IO制備的。寫入脈沖信號線相同。
在讀取/寫入電路200的較低端和較上端上安置的分別是位線選擇電路201和202，且列地址(CA)信號線302和303被安置以在各個區(qū)域上橫向延伸。一個位線選擇電路，即，電路201，從上部兩個單元陣列的512個位線對(＝64IO×4Col)中選擇32個位線對，且其它的從下部兩個單元陣列中512個位線對中選擇32個位線對。因此，各個局部總線區(qū)域205和206上，為公共的4列(＝8個位線)數據安置四對導流線BP，/BP以便橫跨感測發(fā)動器陣列203和204的區(qū)域，從而施加寫入脈沖信號線305的寫入脈沖至由各個位線選擇電路201和202選擇的位線。此外，用于4列數據的64對局部數據線DL，/DL被安置在各個局部總線區(qū)域205和206上；且這些連接至感測放大器陣列203和204中各個感測放大器。
一個將連接至4Row×2(＝8個字線)的電路部分310，和一個將連接至4Col×2(＝8個位線)的電路部分312，它們每個被圖10中虛線包圍，將分別休息在圖11和12中示出。
兩個多工器MUX0和MUX1是選擇門電路，它們用于選擇分別被單元陣列MA2和MA3共享的下部字線WL0。輸入到多工器MUX0的8個字線相應于圖9中用于兩個單元單位的下部字線。解碼器DEC由用于選擇32個單元單位中一個單元單位的解碼門G(G1，G2，...)組成。多工器MUX0具有由PMOS晶體管QP(QP11到QP14，QP15到QP18，...)組成的選擇門電路401，這些PMOS晶體管由選擇信號S10到S13驅動以便從四個字線中選擇一個。高電平(正邏輯脈沖)被施加到所選擇的字線以便正偏單元二極管和所選擇的位線。多工器MUX0具有由NMOS晶體管QN(QN11到QN14，QN15到QN18，...)組成的復位電路402，這些NMOS晶體管用于將未選擇的字線保持在低電平Vss。多工器MUX1的組成類似于多工器MUX0。
圖12中示出的感測放大器SA是圖10所示的感測放大器陣列203中32個感測放大器中的一個。連接到感測放大器SA的8個位線BL0，/BL0到BL3，/BL3的4對是從圖6中位線組BL0或BL2中選擇的。如前面所述，因為下部兩個單元陣列MA0和MA1及上部兩個單元陣列MA2和MA3不是同時激活的，所以感測放大器SA是為下部單元陣列MA0，MA1和上部單元陣列MA2，MA3共用的。
感測放大器SA是CMOS觸發(fā)器類電流感測放大器，其帶有激活PMOS晶體管QP30。其上兩個結N1和N2分別直接連接至全局數據線304中GBi，/GBi中的一對。感測NMOS晶體管QN61和QN62的漏極經NMOS晶體管QN31和QN32分別選擇性地連接至數據線DL和/DL，晶體管QN31和QN32由讀取控制信號R控制以在讀取操作時導通。在數據感測操作開始時，結點N1和N2經晶體管QN73彼此連接。在單元電流被轉移以感測晶體管QN61和QN62時，其漏極通過NMOS晶體管QN71和QN72被鉗制在Vss，這兩個晶體管被時鐘CLK控制導通。數據線DL，/DL被連接至一對由位線解碼器/多工器(BL-DEC/MUX)選擇的位線。
位線解碼器/多工器BL-DEC/MUX具有選擇門403，該選擇門403由NMOS晶體管QN51到QN54，和Q55到Q58組成，這些晶體管由解碼的信號S20到S23控制以便從4對位線選擇一對以將它們分別連接至數據線DL和/DL。此外，位線解碼器/多工器BL-DEC/MUX具有復位電路404，該復位電路由PMOS晶體管QP51到QP54，和QP55到QP58組成以便將未選擇的位線保持在高電平Vdd。
數據線對DL，/DL在數據讀取操作中經NMOS晶體管QN41，QN42和信號線BP，/BP連接至寫入脈沖信號線30S中的一對信號線WP1，WPi，該NMOS晶體管由寫入控制信號W驅動導通。
在上述配置中，當執(zhí)行數據讀取操作時，由選擇門電路401選擇的字線變?yōu)椤癏”，且由選擇門電路403選擇的字線對變成“L”。此時，來自所選位線對上所選互補單元的單元電流經數據線DL，/DL并經NMOS晶體管QN31，QN32轉移到感測放大器SA的NMOS晶體管的漏極。在該操作過程中，NMOS晶體管QN71，QN72被保持在斷開狀態(tài)。然后，時鐘CLK變?yōu)椤癏”以導通NMOS晶體管QN71，QN72，從而感測NMOS晶體管QN61，QN62的漏極被鉗制在Vss。作為結果，由于單元電流的差而發(fā)生在結N1和N2之間的微分電壓被正反饋，從而將一個結放大到Vdd而另一個放大至Vss。如上述放大的單元數據被輸出至主數據線GB1，/GB1。
在數據寫入模式中，電平為Vdd的正邏輯寫入脈沖被輸入到選擇性的字線。同時，經寫入脈沖信號線WP1，/WPi，電平為Vss或提升電平的負邏輯寫入脈沖被應用至所選的位線對。這些正的和負的邏輯寫入脈沖被控制以在其間和其中相應于要寫入數據的電平具有一定的交疊狀態(tài)，從而完成寫入操作。寫入電路和操作將在下面詳細說明。
因為一個字線是公共連接至許多對單元的，所以要求字線供應大電流至該對單元?？紤]到這樣的電流值，要求設計字線解碼器，字線本身的電阻，晶體管尺寸等的操作靈活性。應該理解用于圖11中所示的8個字線的字線多工器MUX0和用于圖12中所示的8個位線的位線解碼器/多工器DEC/MUX具有相同的電路配置。因此，可實現這些電路區(qū)域以具有和圖13中所示相同的布局。在圖13中，示出了晶體管QP11到QP18，QN11到QN18選擇信號S10到S13和圖11的電路中低電平電源Vss，且相應于此，也示出了晶體管QN51到QN58，QP51到QP58，選擇信號S20到S23和圖12的電路中高電平電源Vdd。雖然相應于彼此的各個晶體管具有不同導電類型，但是對于這些電路可以使用相同的布局。
圖13中垂直延伸的布線410是晶體管的門極線，其用作選擇線和Vdd及Vss的電源線。這些可通過圖案化多晶硅膜而同時形成。因為電源線Vss，Vdd被要求是電勢固定，這是保持未選擇位線和字線不浮置所必須的，所以不要求它們是低電阻的。因此，可以為這些線使用相同的多晶硅膜，該多晶硅用作門電極。雖然橫向延伸的布線411是以示意的直線示出的，但這些是連接到晶體管源極和漏極的金屬布線。連接部分412用來將金屬布線411連接至位線和字線，圖6中示出的垂直互連線(即，接觸插頭)101到104連接到這些位線和字線。
優(yōu)選上述單元陣列中的位線和字線的線/空間為1F/1F(F最小裝置特征尺寸)。在保持線間距的同時將這些位線和字線連接至襯底上讀取/寫入電路200，如圖6所示。在該情形中，所形成的圖13中所示的金屬布線411具有相同的1F/1F的線/空間。于此相反，安置在金屬布線411線路上的晶體管具有為供應所需電流必須的大面積?？紤]到該觀點，在圖13中，形成的每個晶體管具有金屬布線411三倍間距的門極寬度。
當晶體管尺寸和金屬布線間距是如上述確定的，為了有效地安置晶體管，選擇信號線S10(S20)，S11(S21)，S12(S22)和S13(S23)以S10(S20)，S12(S22)，S11(S21)和S13(S23)的順序安置，它們按照地址順序0，1，2和3添加后綴。作為結果，在由選擇信號線S10(S20)選擇的QP11(QN51)，QP13(QN53)晶體管陣列，和由選擇信號線S11(S21)選擇的QP12(QN52)，QP14(QN54)晶體管陣列之間，安置的是由選擇信號線S12(S22)選擇的QP15(QN55)，QP17(QN57)晶體管陣列。通過采用這樣的晶體管排列，可以在金屬布線區(qū)域內安置大尺寸的晶體管，其中布線以小間距排列而沒有閑置空間。
然后，參考圖14到圖16，可以解釋位線，字線和其上連接到讀取/寫入電路200的部分是通過使用雙重鑲嵌方法而同時形成的。圖14示出這樣的狀態(tài)，位線BL0是在覆蓋襯底10的中間層介電膜11上形成的，在該襯底10上形成有讀取/寫入電路200。
通過雙重鑲嵌工藝與這些位線BL0同時形成的接觸插頭103a，104a。它們用于將要堆疊到其上的字線WL0，WL1和讀取/寫入電路200連接。雖然沒有在圖14中示出，其它用于將位線BL0的端部連接到讀取/寫入電路200的插頭是與連接插頭103a，104a同時形成的。
然后，如圖15所示，它們中的每一個是由硫族化物組成的，且彼此堆疊的二極管是以預定的間距在位線BL0上形成的。然后，如圖16所示，沉積中間層介電膜17以覆蓋存儲器單元MC，且然后通過雙重鑲嵌工藝，字線WL0在膜17上形成。在該工藝中，接觸插頭103b和104b分別被掩埋，該接觸插頭將被連接到接觸插頭103a和隨后形成的字線WL1上。
圖17A到17C沿字線WL0方向的橫截面視圖詳細示出掩埋字線WL0和接觸插頭103b，104b的工藝。圖17A示出這樣一個狀態(tài)，即安置中間層介電膜17以覆蓋存儲器單元MC，且然后平面化。其后，如圖17B所示，布線掩埋溝道501在中間層介電膜17中通過RIE(反應性離子蝕刻)工藝形成，以便掩埋字線，從而暴露存儲器單元MC的上端。進一步，接觸孔502是在接觸插頭103a，104a已經掩埋的位置處形成，以便比溝道501更深。然后，沉積布線材料金屬層并由CMP(化學機械拋光)方法處理。作為結果，如圖17C所示，字線WL0和接觸插頭103b，104b是同時掩埋和形成的。
連續(xù)地，周期應用雙重鑲嵌方法執(zhí)行存儲器單元形成，中間層介電膜沉積，布線和接觸插頭的形成。通過使用這樣的工藝，如圖7和圖8所示，4層單元陣列可以這樣的方式堆疊，每層的位線和字線被連接到襯底上的讀取/寫入電路。
圖18示出讀取/寫入電路200中電路部分209b的結構，它們和單元陣列同時形成。如下面所述，寫入電路209必須包括用于脈沖提升的電容器和二極管。在單元陣列二極管形成工藝中也形成這些二極管，然后獲得圖18的結構。該工藝將詳細說明。如上所述，在單元陣列形成工藝之前在襯底10上形成晶體管電路。圖18中所示的MOS電容器510是在晶體管電路形成工藝中形成的。二極管511是作為上面的MOS電容器510用第一單元陣列MA0中的二極管SD的形成工藝形成的。類似地，二極管512是用第二單元陣列MA1中的二極管SD的形成工藝形成的。
在圖18的例子中，一個二極管511是這樣形成的以便正極連接到二極管511上面的MOS電容器510上，且其它二極管512是這樣形成的，即負極連接到二極管512上面的MOS電容器510上。如上所述，可以用如上述MOS電容器的任意極形成二極管。在二極管511，512和MOS電容器510之間，掩埋的是中間層介電膜513，514。注意，如果需要，可以在中間膜513，514中保留用在單元陣列形成工藝中的金屬膜。
通過使用圖18中示出的這樣的結構，即使要求占據大面積用于MOS電容器，二極管堆疊在MOS電容器區(qū)域上面，從而可以降低寫入電路209的芯片占據面積。
圖19示出寫入脈沖發(fā)生電路600，其用在上述寫入電路209中用于經脈沖信號線WPi供應負邏輯寫入脈沖至選擇的位線。在圖19中，H和/L是正邏輯脈沖和負邏輯脈沖，它們將分別被供應至所選的字線和所選的位線。這些正邏輯脈沖H和負邏輯脈沖/L被按照要寫入的數據控制在其間的交疊狀態(tài)，且負邏輯脈沖在負方向上根據交疊狀態(tài)提升，從而獲得寫入脈沖。正邏輯脈沖H和負邏輯脈沖/L的交疊狀態(tài)通過NAND門G12檢測。NAND門G12的輸出通過延遲電路605延遲一定時間從而供應至OR門G11的一個輸入端。延遲電路605的延遲時間τ1近似等于T/2，其中T是正邏輯脈沖H和負邏輯脈沖/L的脈沖寬度。負邏輯脈沖/L通過另一個延遲電路606延遲一定時間從而供應至OR門G11的另一個輸入端。和延遲電路605的延遲時間τ1相比，延遲電路606的延遲時間τ2足夠小。
電容器601以這樣的方式安置，即一個結Nb連接至OR門G11的輸出端，而另一個結Na連接到脈沖信號線WPi。二極管602連接到結Na以便由負邏輯脈沖/L驅動將電容器601充電至負邏輯脈沖/L(如Vss)的電平。進一步，PMOS晶體管603也連接至結Na以便將信號線WPi保持在高電平未選擇狀態(tài)。也就是，晶體管603由逆變器604驅動，負邏輯脈沖/L被輸入到該逆變器604以在未選擇狀態(tài)保持導通。從而將脈沖信號線WPi保持在Vdd。當負邏輯脈沖發(fā)生時，晶體管603關斷。
參考圖20，寫入脈沖發(fā)生電路600的操作將在下面說明。在未選擇狀態(tài)，結Nb由OR門G11保持在“H”(＝Vdd)，且結Na由晶體管603保持在“H”(＝Vdd)。因此，在該狀態(tài)，寫入脈沖信號線WP1被保持在“H”。當“1”寫入被執(zhí)行時，正和負邏輯脈沖H和/L同時發(fā)生。此時，NAND門G12保持輸出“H”電平，從而結Nb保持在“H”。同時，因為晶體管603關斷，結Na通過二極管602放電，負邏輯脈沖/L供應至該二極管602以變成“L”(＝Vss)。
與此相比較，當“0”寫入被執(zhí)行時，負邏輯脈沖/L以校對正邏輯脈沖H延遲時間τ1(約等于T/2)。此時，當結Nb保持在“H”時，結Na由二極管602放電至“L”電平。然后，當結Nb接收到負邏輯脈沖/L經延遲電路606延遲τ2的結果時變成“L”，在負方向上于約T/2的周期內提升的負邏輯寫入脈沖可在結Na獲得。
通過使用這樣脈沖控制的數據寫入的原理如下。在“1”寫入時，在交疊時間T中寫入電流流進所選單元，該交疊時間T中正邏輯脈沖H和負邏輯脈沖/L彼此交疊。作為結果，所選單元的硫族化物通過自誘導加熱退火變成富含晶體的低電阻狀態(tài)。在“0”寫入時，寫入電流流進所選的單元，與“1”寫入相比在較短時間內流入較大量的電流。作為結果，所選單元的硫族化物變成熔化狀態(tài)并然后快速冷卻成為富含非晶的高電阻狀態(tài)。
圖19中的寫入脈沖發(fā)生電路600被示出，并強調了一個寫入脈沖信號線WPi。實際上，該實施例中，如上所述，四個單元陣列MA0到MA3中下部兩個單元陣列MA0和MA1被同時激活，上部兩個單元MA2和MA3在不同于單元陣列MA0，MA1的周期中被同時激活。進一步，單元陣列中連接到不同位線的兩個單元構成一對用于存儲互補數據的單元。
圖21示出寫入脈沖發(fā)生電路600a到600d，其供應寫入脈沖至同時激活的兩個單元陣列中的兩隊位線，和其中的輸入/輸出關系。寫入脈沖發(fā)生電路600a到600d的輸出是通過圖11中所示的多工器MUX0，MUX1選擇供應至上部兩個單元陣列或下部兩個單元陣列。圖21中，WPi@ist和WPi@2nd是寫入脈沖信號線，它們將分別連接到同時激活的兩個單元陣列中第一和第二層的位線(如，圖5中的BL00和BL10)。/WPi@ist和/WPi@2nd是寫入脈沖信號線，它們將連接到其它與上述位線(如，BL00和BL10)構成對的位線。H是要供應到兩個單元陣列共享字線的正邏輯脈沖，且/L0n，/l1n，/L0n’，和/L1n’是供應到位線的負邏輯脈沖。詳細地，/L0n和/L0n’被供應到兩個單元陣列的下部單元陣列的位線對(如BL00和/BL00)，且/L1n和/L1n’被供應到兩個單元陣列的上部單元陣列的位線對(如BL10和BL10)。如圖19所示，正邏輯脈沖和負邏輯脈沖的交疊狀態(tài)是基于要寫入的數據確定的，并響應該要寫入數據，負邏輯寫入脈沖被選擇性地提升供應到寫入脈沖信號線WPi。
圖22示出邏輯脈沖發(fā)生電路700以便發(fā)生圖21所示的正邏輯脈沖和負邏輯脈沖。邏輯脈沖發(fā)生電路700經配置具有脈沖發(fā)生器710以便發(fā)生兩個脈沖P0和P1，它們彼此相移并具有相同的脈沖寬度，和用于通過這兩個脈沖組合發(fā)生所需寫入脈沖的邏輯門電路720。
原始脈沖發(fā)生電路711發(fā)生脈沖寬度T的脈沖P0，和延遲電路712延遲脈沖P0以發(fā)生脈沖P1，其被延遲約T/2。由原始脈沖發(fā)生電路711發(fā)生的輸出脈沖P0變成正邏輯脈沖H，其經驅動器供應至字線。
輸入到邏輯門電路720的比特數據B0和B1是要被寫入的數據比特，它們將分別被寫入到兩個單元陣列中下部單元陣列和上部單元陣列的對單元。注意圖5中兩個單元陣列MA0和MA1的對單元，詳細的例子將解釋如下B0是將寫入到由單元陣列MA0中T-cell0和C-cell0構成的對單元的寫入數據；B1是將寫入到由單元陣列MA1中T-cell1和C-cell1構成的對單元的寫入數據。
一組AND門G21，G22和一組AND門G31，G32準備響應是否比特數據B0是“0”或“1”而選擇原始脈沖發(fā)生電路711的脈沖P0輸出或延遲電路712的脈沖P1輸出。在接收到選擇后，NAND門G23和G33的輸出/L0n和/L0n’中的一個變成負邏輯寫入脈沖以便寫入“1”，其相位與正邏輯脈沖H相同，且其它的變成另一個負邏輯寫入脈沖以便寫入“0”，其相位相對正邏輯脈沖H被延遲。換句話說，按照比特數據B0，輸出/L0n和/L0n’變成負邏輯寫入脈沖以便將一個T-cell0和C-cell0寫為“0”，而另一個被寫為“1”。
類似地，一組AND門G41，G42和一組AND門G51，G52準備選擇脈沖P0或P1。因此，NAND門G43和G53的輸出/L1n和/L1n’變成負邏輯寫入脈沖以便按照比特數據B1將T-cell1和C-cell1中的一個寫為“0”，而另一個被寫為“1”。
圖23示出通過圖22中所示的正和負邏輯脈沖獲得的負邏輯寫入脈沖波形，其被供應至位線BL00，/BL00，BL10和/BL10，如圖5所示，兩對單元T-cell0，C-cell0和T-cell1，C-cell1連接到其上以便寫入數據。如信號波形組上方所示的四比特數據是這樣的，第一比特相應于T-cell1，第二比特相應于C-cell1，第三比特相應于T-cell0，而第四比特相應于C-cell0。圖21和圖22中所示的正邏輯脈沖H被供應至字線WL0作為正邏輯寫入脈沖。該正邏輯寫入脈沖變成基準脈沖，而供應到各個位線的負邏輯寫入脈沖是按照數據“0”，“1”脈寬控制的并被提升。作為結果，“0”寫入單元的硫族化物是熔化的并然后快速冷卻成為高電阻狀態(tài)，且“1”寫入單元的硫族化物被晶化成低電阻狀態(tài)，如上所述。因此，可以同時執(zhí)行寫入以同時激活兩個單元陣列中的單元對。
按照本發(fā)明，可以提供這樣的相變存儲器，三維單元陣列和讀取/寫入電路在小芯片區(qū)域上集成形成，且可執(zhí)行高速讀取/寫入操作。
權利要求
1.一種相變存儲器裝置，其包括半導體襯底；多個堆疊在所述半導體襯底上的單元陣列，每個單元陣列具有以矩陣方式安置的存儲器單元以便存儲作為數據的電阻值，其由所述存儲器單元的相變確定，每個位線都共同連接到安置在所述矩陣的第一方向上的多個存儲器單元的一端，而每個字線都共同連接到安置在所述矩陣的第二方向上的多個存儲器單元的另一端；讀取/寫入電路，其在所述半導體襯底上所述單元陣列下面形成以便讀取和寫入所述單元陣列的數據；安置在第一和第二邊界外部的第一和第二垂直布線，該邊界在所述第一方向上限定所述單元陣列的單元布局區(qū)域以將各個單元陣列的所述位線連接至所述讀取/寫入電路；和安置在第三和第四邊界之一的外部的第三垂直布線，該邊界在所述第二方向上限定所述單元布局區(qū)域以將各個單元陣列的所述第二字線連接至所述讀取/寫入電路。
2.如權利要求1所述的相變存儲器裝置，其中每個所述存儲器單元具有硫族化物和二極管堆疊結構，安置在各個單元陣列中所述位線和字線的交叉部分。
3.如權利要求2所述的相變存儲器裝置，其中所述存儲器單元的二極管串聯(lián)連接到所述硫族化物，且所述位線側的極作為負極，所述字線側的極作為正極，且其中所述位線和字線電勢這樣固定以便在未選擇的狀態(tài)反偏所述二極管，同時在數據讀取和寫入模式中，所選擇的位線和所選擇的字線分別在負方向和正方向上是脈沖驅動的。
4.如權利要求1所述的相變存儲器裝置，其中所述單元陣列是這樣堆疊的，以便鄰近的兩個單元陣列共享位線和字線。
5.如權利要求1所述的相變存儲器裝置，其中所述第一到第三垂直布線是連接插頭，它們掩埋在包圍所述單元陣列的中間層介電膜中。
6.如權利要求1所述的相變存儲器裝置，其中每個所述單元陣列中鄰近的兩個存儲器單元構成一對用于存儲互補數據的單元，其中一個是高電阻值狀態(tài)，另一個是低電阻值狀態(tài)，且其中所述對單元的所述互補數據被讀出到位線對作為一比特數據。
7.如權利要求6所述的相變存儲器裝置，其中選擇所述對單元以便另一個位線被安置在所述位線對之間，所述互補數據被讀出到該位線對。
8.如權利要求1所述的相變存儲器裝置，其中所述讀取/寫入電路包括全局總線區(qū)域，其具有多個數據線，讀取的數據被轉移到該數據線上，以及多個寫入脈沖信號線用于將寫入脈沖轉移到所述位線上，所述數據線和所述寫入脈沖信號線被這樣安置以便在所述第二方向上橫跨所述單元布局區(qū)域的中央部分；第一和第二位線選擇電路，其分別沿所述單元布局區(qū)域的所述第一和第二邊界安置，鄰近的兩個單元陣列的各個位線連接到該兩個位線選擇電路上；第一和第二感測放大陣列，其分別用于感測由所述第一和第二位線選擇電路選擇的位線數據，所述第一和第二感測放大陣列被分別安置在所述第一、第二位線選擇電路和所述全局總線區(qū)域之間；字線選擇電路，其沿所述單元布局區(qū)域的所述第三和第四邊界中的一個安置，所述鄰近的兩個單元陣列共享的字線連接到其上；和寫入電路，其沿所述單元布局區(qū)域的所述第三和第四邊界中的另一個安置以便發(fā)生所述寫入脈沖，該寫入脈沖供應到所述寫入脈沖信號線。
9.如權利要求8所述的相變存儲器裝置，其中所述共享字線在一定范圍內被同時激活，該范圍由所述字線選擇電路選擇，且對特定的范圍內所述鄰近的兩個單元陣列的各個位線被同時選擇，該各個范圍是由所述第一和第二位線選擇電路分別選擇的，從而同時存取所述鄰近的兩個單元陣列中多個存儲器單元中每個。
10.如權利要求9所述的相變存儲器裝置，其中所述第一和第二感測器放大陣列具有用于同時感測多個存儲器單元中每個單元數據的感測放大器，該多個存儲器單元由所述鄰近的兩個單元陣列同時選擇，其感測的數據被同時轉移到所述全局總線區(qū)域中的所述數據線。
11.如權利要求9所述的相變存儲器裝置，其中所述寫入電路經配置同時輸出寫入脈沖，這些寫入脈沖被轉移到在所述鄰近的兩個單元陣列中同時選擇的多個位線中的每一個，和所述全局總線區(qū)域中的所述寫入脈沖信號線。
12.如權利要求8所述的相變存儲器裝置，其中每個所述單元陣列中鄰近的兩個存儲器單元構成一對用于存儲互補數據的單元，其中一個是高電阻值狀態(tài)，而另一個是低電阻值狀態(tài)，且其中每個所述第一和第二感測放大器陣列包括安置在其中的不同類型電流感測放大器，每個所述電流感測放大器連接到位線對，所述對單元被連接到該位線對以便感測由于所述互補數據導致的電流差。
13.如權利要求8所述的相變存儲器裝置，其中所述寫入電路包括用于發(fā)生正邏輯脈沖和負邏輯脈沖的邏輯脈沖發(fā)生電路，該正邏輯脈沖和負邏輯脈沖被分別供應至每個所述單元陣列中所選的字線和所選的位線，所述正邏輯脈沖和負邏輯脈沖被控制以具有與寫入數據相應的交疊寬度；和寫入脈沖發(fā)生電路，其用于按照寫入數據選擇性地提升來自所述邏輯脈沖發(fā)生電路的所述負邏輯脈沖輸出，從而輸出所述寫入脈沖信號線。
14.如權利要求13所述的相變存儲器裝置，其中所述邏輯脈沖發(fā)生電路包括脈沖發(fā)生電路，其用于發(fā)生兩個相同脈沖寬度的脈沖，這兩個脈沖彼此相移；和邏輯門電路，其用于輸出具有交疊時間的所述負邏輯脈沖和正邏輯脈沖，該交疊時間通過組合根據寫入數據確定的邏輯決定。
15.如權利要求1所述的相變存儲器裝置，其中所述多個單元陣列包括第一單元陣列，其具有多個互相平行的第一位線，該位線在覆蓋所述寫入/讀取電路的中間層介電膜上形成，多個存儲器單元，其以規(guī)定的間距布局在每個第一位線上，以及多個第一字線，其以這樣的方式布局在所述存儲器單元上，以便將多個存儲器單元連接到一起，該多個存儲器單元在與第一位線交叉的方向上對其；第二單元陣列，其在所述第一單元陣列上形成，同時與所述第一單元陣列共享所述第一字線，并具有多個存儲器單元，該多個存儲器單元以與所述第一單元陣列相同的布局排列，以及多個第二位線上，該第二位線以這樣的方式位于存儲器單元之上以便將多個存儲器單元連接到一起，該多個存儲器單元在與所述第一字線交叉的方向上對齊；第三單元陣列，其在所述第二單元陣列上形成，同時與所述第二單元陣列共享所述第二位線，并具有多個存儲器單元，該多個存儲器單元以與所述第二單元陣列相同的布局排列，以及多個第二位線，該第二位線以這樣的方式位于存儲器單元之上以便將多個存儲器單元連接到一起，該多個存儲器單元在與所述第二位線交叉的方向上對齊；第四單元陣列，其在所述第三單元陣列上形成，同時與所述第三單元陣列共享所述第二字線，并具有多個存儲器單元，該多個存儲器單元以與所述第三單元陣列的存儲器單元相同的布局安置，以及多個第三位線，該第三位線以這樣的方式位于存儲器單元之上以便將多個存儲器單元連接到一起，該多個存儲器單元在與所述第二字線交叉的方向上對齊。
16.如權利要求15所述的相變存儲器裝置，其中每個所述單元陣列的所述存儲器單元具有硫族化物和二極管，它們在所述第一到第三位線與所述第一和第二字線的每個相應的交叉部分堆疊。
17.如權利要求16所述的相變存儲器裝置，其中所述硫族化物和二極管的層壓順序在上部和下部鄰近的單元陣列之間顛倒，且形成所述二極管以具有這樣的極性，即所述第一到第三位線的側邊作為陰極。
18.如權利要求15所述的相變存儲器裝置，其中所述讀取/寫入電路包括全局總線區(qū)域，其具有讀出的數據轉移到其上的多個數據線，和多個用于將寫入脈沖轉移到所述位線的寫入脈沖信號線，所述數據線和所述寫入脈沖信號線是這樣安置的，以便橫跨所述第二方向上的所述單元布局區(qū)域的中央部分；第一位線選擇電路，其沿所述單元布局區(qū)域的所述第一邊界安置，所述第一和第三位線都連接到該第一邊界；第二位線選擇電路，其沿所述單元布局區(qū)域的所述第二邊界安置，所述第二位線連接到該第二邊界；第一和第二感測放大器陣列，其用于感測分別由所述第一和第二位線選擇電路選擇的位線的數據，所述第一和第二感測放大器陣列分別被安置在所述第一，第二位線選擇電路和所述全局總線區(qū)域之間；字線選擇電路，其沿所述單元布局區(qū)域的所述第三和第四邊界中的一個安置，所述第一和第二字線被連接到所述邊界；和寫入電路，其沿所述單元布局區(qū)域的所述第三和第四邊界中的另一個安置以便發(fā)生所述寫入脈沖，該寫入脈沖被供應至所述寫入脈沖信號線。
19.如權利要求18所述的相變存儲器裝置，其中所述字線選擇電路經配置以同時激活一定范圍的所述第一和第二字線中一個，和其中所述第一和第二位線選擇電路經配置以同時選擇一定范圍的所述第一和第三位線中的一個，并同時分別選擇一定范圍的所述第二位線。
20.如權利要求19所述的相變存儲器裝置，其中所述第一和第二感測放大器陣列具有感測放大器，以便同時感測所述第一和第二單元陣列或所述第三和第四單元陣列中多個被同時選擇的存儲器單元中每個單元的數據，這些單元陣列中感測的數據被同時轉移到所述全局總線區(qū)域中所述數據線。
21.如權利要求19所述的相變存儲器裝置，其中所述寫入電路經配置以同時輸出寫入脈沖至所述全局總線區(qū)域中所述寫入脈沖信號線，這些脈沖被轉移到所述第一和第二單元陣列或所述第三和第四單元陣列中同時選擇的多個位線中的每個。
22.如權利要求15所述的相變存儲器裝置，其中鄰近的兩個存儲器單元共享所述第一到第四單元陣列中每個單元陣列的所述第一或第二字線，這兩個存儲器單元構成一對用于存儲互補數據的單元，其中一個數據是高電阻值狀態(tài)，而另一個是低電阻值狀態(tài)，且其中所述對單元的所述互補數據被讀出到位線對作為一比特數據。
23.如權利要求22所述的相變存儲器裝置，其中選擇所述對單元以便另一個位線被安置在所述位線對之間，所述互補數據被讀出到該位線對。
全文摘要
一種相變存儲器裝置，具有半導體襯底；多個堆疊在半導體襯底上的單元陣列，每個單元陣列具有存儲器單元，其以矩陣方式安置以便存儲電阻值作為由存儲器單元相變確定的數據，每個位線都共同連接多個存儲器單元的一端，該多個存儲器單元沿矩陣的第一方向安置，且每個字線都共同連接多個存儲器單元的另一端，該多個存儲器單元沿矩陣的第二方向安置；在半導體襯底上和單元陣列下面形成的讀取/寫入電路，以便讀取和寫入單元陣列的數據；安置在第一和第二邊界外部的第一和第二垂直布線，該邊界在第一方向上限定單元陣列的單元布局區(qū)域以將各個單元陣列的位線連接到讀取/寫入電路；和安置在第三和第四邊界中一個的外部的第三垂直布線，該邊界在第二方向上限定單元布局區(qū)域以便將各個單元陣列的字線連接到讀取/寫入電路。
文檔編號G11C13/00GK1759482SQ0382625
公開日2006年4月12日 申請日期2003年4月3日 優(yōu)先權日2003年4月3日
發(fā)明者戶田春希 申請人:株式會社東芝