專利名稱：半導(dǎo)體存儲(chǔ)裝置中字線的鎖存方法
技術(shù)領(lǐng)域：
本發(fā)明大致有關(guān)半導(dǎo)體內(nèi)存，尤其有關(guān)字線信號(hào)的控制。
背景技術(shù)：
微處理器應(yīng)用于包括個(gè)人計(jì)算機(jī)及其它電子系統(tǒng)的許多應(yīng)用中。任何微處理器的一個(gè)目標(biāo)是迅速地處理信息。一個(gè)問題是，微處理器與主存儲(chǔ)器間的通訊速率。將微處理器所要執(zhí)行的指令、與要執(zhí)行的指令所要進(jìn)行的作業(yè)所用到的數(shù)據(jù)儲(chǔ)存在主存儲(chǔ)器內(nèi)的一些地址中。為了要存取指令及數(shù)據(jù)，微處理器將一些地址傳送到主存儲(chǔ)器。主存儲(chǔ)器將該等地址譯碼，并使在所要求地址上的內(nèi)容可被讀取及(或)寫入。微處理器將一地址傳送到主存儲(chǔ)器以及自主存儲(chǔ)器接收各別內(nèi)容所需的時(shí)間可能會(huì)嚴(yán)重地限制了系統(tǒng)的效能。
用來增加微處理器處理信息的速度的一種技術(shù)是將其中包含稱的為高速緩存的快速區(qū)域內(nèi)存的架構(gòu)提供給微處理器。
高速緩存是一種小容量的快速內(nèi)存，保存了最近使用的數(shù)據(jù)或指令的拷貝。當(dāng)再使用這些項(xiàng)目時(shí)，并非自主存儲(chǔ)器存取這些項(xiàng)目，而是可自高速緩存存取這些項(xiàng)目。微處理器在大部分的時(shí)間中并非在較慢的主存儲(chǔ)器存取速度下工作，而是在較快的高速緩存存取速度下工作。
為了進(jìn)一步提高效能，微處理器在與該微處理器相同的半導(dǎo)體基材中包含了一個(gè)以上的高速緩存。
最常使用的高速緩存是使用靜態(tài)隨機(jī)存取內(nèi)存(Static RandomAccess Memory；簡稱SRAM)電路，SRAM使用字線及位線來存取SRAM存儲(chǔ)單元，而提供了高儲(chǔ)存密度。然而，為了將所能達(dá)到的最大內(nèi)存容量放置在微處理器晶粒中，SRAM電路需要最小的存儲(chǔ)單元及讀取/寫入電路架構(gòu)。為了支持最小的架構(gòu)，系起動(dòng)一列字線接線，并使所選擇的一行選通晶體管自一存儲(chǔ)單元讀取儲(chǔ)存值，而存取該存儲(chǔ)單元。
在電池供電的裝置及其它低電壓裝置中使用內(nèi)存電路時(shí)，需要在可能達(dá)到的最低電壓下操作內(nèi)存電路。通常當(dāng)在存儲(chǔ)單元數(shù)組中執(zhí)行讀取或?qū)懭胱鳂I(yè)時(shí)，系施加電源而將字線設(shè)定為高電平，同時(shí)將存儲(chǔ)單元中儲(chǔ)存的信息轉(zhuǎn)移到位線，而讀取該信息，或者將位線上的信息儲(chǔ)存在存儲(chǔ)單元，而寫入該信息。對(duì)于讀取作業(yè)而言，然后以一感測放大器讀取位線。不論內(nèi)存是動(dòng)態(tài)隨機(jī)存取內(nèi)存、靜態(tài)機(jī)存取內(nèi)存、閃存、或其它類型的內(nèi)存，感測放大器都是所有這些內(nèi)存共同的組件。對(duì)于寫入作業(yè)而言，位線上的信息改變了存儲(chǔ)單元中保有的電荷。當(dāng)字線保持導(dǎo)通時(shí)，系一直消耗電力。不論所需的作業(yè)是讀取或?qū)懭胱鳂I(yè)，在該所需作業(yè)期間或之后，字線都保持導(dǎo)通，以便確保該作業(yè)的完成；亦即，縱使不再需要時(shí)，也是在消耗電力。
字線的大電容值、及選通晶體管所產(chǎn)生的臨界電壓降(thresholddrop)，使得在一低電源供應(yīng)電壓下工作的內(nèi)存電路讀取可靠的結(jié)果變得復(fù)雜。低電源供應(yīng)電壓將降低內(nèi)存速度，且在極低的電壓下，信息的可靠性將降低。
為了解決可靠性的問題，已開發(fā)出具有施加到字線的一靴帶式升高電壓(bootsrapped boost voltage)的內(nèi)存電路。系將列字線充電到高于電源供應(yīng)線路電壓的一電壓。此外，在存取存儲(chǔ)位置之前，先將行選通晶體管導(dǎo)通，而使列字線充電。升壓電路提供了低電壓時(shí)的可靠的內(nèi)存作業(yè)。
升壓電路產(chǎn)生的其中一個(gè)問題是在高電壓時(shí)存取電路會(huì)受到過度的應(yīng)力。此種情形限制了一內(nèi)存裝置的電源供應(yīng)電壓工作范圍的上限。
另一問題在于升壓作用會(huì)增加一內(nèi)存電路的電力消耗。在高供應(yīng)電壓下，功率耗散可能會(huì)超過容忍的程度，且內(nèi)存電路可能因過熱而故障。
電力節(jié)約是一項(xiàng)持續(xù)的需求。因?yàn)榈碗娏ο囊炎兊糜鷣碛匾阅壳靶枰峁┮环N以節(jié)約電力的方式操作一內(nèi)存裝置的方法及裝置。此外，也需要實(shí)現(xiàn)在低電壓下可靠的讀取及寫入作業(yè)。
由提高速度及節(jié)約電力的迫切性，熟習(xí)此項(xiàng)技術(shù)者長久以來都在尋求這些問題的解決方案，但長久以來尚未找到解決方案。

發(fā)明內(nèi)容
本發(fā)明提供了一種內(nèi)存系統(tǒng)及其作業(yè)方法，該內(nèi)存系統(tǒng)具有若干存儲(chǔ)單元，用以存放數(shù)據(jù)；若干位線，用以將數(shù)據(jù)寫入該等存儲(chǔ)單元，并自該等存儲(chǔ)單元讀取數(shù)據(jù)；以及連接到該等存儲(chǔ)單元的若干字線，用以響應(yīng)字線信號(hào)而使該等位線將數(shù)據(jù)寫入該等存儲(chǔ)單元。一譯碼器系連接到該等字線，以便響應(yīng)一時(shí)鐘信號(hào)及一地址信號(hào)而接收地址信息，并將地址信息譯碼，而選擇一用來寫入一存儲(chǔ)單元的字線。鎖存電路系連接到該譯碼器及該等字線。該鎖存電路系響應(yīng)該時(shí)鐘信號(hào)，以便將該字線信號(hào)提供給所選擇的字線，以便寫入該存儲(chǔ)單元，并于完成寫入該存儲(chǔ)單元時(shí)，自該所選擇的字線撤除該字線信號(hào)。該內(nèi)存系統(tǒng)節(jié)約電力，同時(shí)可在低電壓下執(zhí)行可靠的讀取及寫入作業(yè)。
本發(fā)明的某些實(shí)施例除了具有前文所述那些優(yōu)點(diǎn)之外，尚具有其它的優(yōu)點(diǎn)，或者具有可替代前文所述那些優(yōu)點(diǎn)的其它優(yōu)點(diǎn)。若參閱下文中的詳細(xì)說明，并配合各附圖，熟習(xí)此項(xiàng)技術(shù)者將可易于了解該等優(yōu)點(diǎn)。


第1圖是根據(jù)本發(fā)明的一SRAM的方塊圖；第2圖是根據(jù)本發(fā)明的作業(yè)信號(hào)的時(shí)序圖；第3圖是根據(jù)本發(fā)明的一內(nèi)存電路的示意圖；第4圖是根據(jù)本發(fā)明的一只讀作業(yè)的時(shí)序圖；以及第5圖是根據(jù)本發(fā)明的一讀取-寫入作業(yè)的時(shí)序圖。
具體實(shí)施例方式
現(xiàn)在請(qǐng)參閱第1圖，圖中示出一SRAM(100)的方塊圖，其中各核心區(qū)域通常包含由若干可個(gè)別尋址的大致相同的存儲(chǔ)單元構(gòu)成的一個(gè)或多個(gè)M×N數(shù)組(104)。各周邊部分通常包含輸入/輸出(I/O)電路及燒錄電路，用以根據(jù)本發(fā)明而選擇性地尋址到個(gè)別的存儲(chǔ)單元。存儲(chǔ)單元存取電路由下列電路部份地代表，系包含一個(gè)或多個(gè)x譯碼器(108)及y譯碼器(110)，而該等一個(gè)或多個(gè)x譯碼器(108)及y譯碼器(110)配合I/O電路(106)，而將所選擇的被尋址的各存儲(chǔ)單元的源極、閘極、及汲極連接到預(yù)定的電壓或阻抗，以便完成諸如燒錄、寫入、讀取、抹除等與存儲(chǔ)單元有關(guān)的指定作業(yè)，并取得所需的電壓以完成這些作業(yè)。
現(xiàn)在請(qǐng)參閱第2圖，圖中示出一具有垂直電壓軸及水平時(shí)間軸的時(shí)序圖(300)。根據(jù)本發(fā)明而示出一時(shí)鐘信號(hào)(310)、以及兩個(gè)字線信號(hào)(312)及(314)。該時(shí)鐘信號(hào)(310)是周期性的，且圖中示出一完整的周期及一后續(xù)周期的一部分。時(shí)鐘信號(hào)(310)亦有兩個(gè)階段，亦即自上升及下降時(shí)間的大約中點(diǎn)量起的階段A及階段B，因而該時(shí)鐘信號(hào)(310)于階段A開始時(shí)，進(jìn)入一高電平而成為數(shù)字一，且于階段B開始時(shí)，進(jìn)入一低電平而成為數(shù)字零，并且于次一后續(xù)階段開始時(shí)，又進(jìn)入一高電平而成為數(shù)字一。該字線信號(hào)(312)示出一字線信號(hào)在一字線上保持在高電壓或高電平的持續(xù)時(shí)間，以便進(jìn)行一只讀作業(yè)。該字線信號(hào)(314)示出一字線信號(hào)在一字線上保持在鎖存的高電平的持續(xù)時(shí)間，以便進(jìn)行讀取-寫入作業(yè)，而分別自一存儲(chǔ)單元讀取數(shù)據(jù)并將數(shù)據(jù)寫入該存儲(chǔ)單元。
圖中示出一時(shí)間延遲(316)，這是因?yàn)闀r(shí)鐘信號(hào)(310)的開始時(shí)觸發(fā)了字線信號(hào)(312)及(314)，但是在可將字線信號(hào)(312)及(314)施加到字線之前，因譯碼及其它所需的程序而使字線信號(hào)(312)及(314)延遲到達(dá)該等字線。各種信號(hào)在各不同時(shí)間及電壓上有部分重疊，但是為了顧及圖式的清晰，第2圖中系以偏移的方式示出該等信號(hào)。此種方式同樣適用于本說明書中的所有時(shí)序圖。
可將本發(fā)明應(yīng)用于在讀取作業(yè)之后執(zhí)行寫入作業(yè)的讀取-修改-寫入(read-modify-write)架構(gòu)。在本發(fā)明的某些實(shí)施例中，可在單一時(shí)鐘周期中進(jìn)行讀取及寫入作業(yè)。因此，系在只讀作業(yè)及寫入作業(yè)期間進(jìn)行對(duì)第1圖所示M×N數(shù)組(104)的讀取作業(yè)。
對(duì)于一只讀作業(yè)而言，字線信號(hào)理想上是如字線信號(hào)(312)所示的在階段A開始時(shí)進(jìn)入高電平。時(shí)鐘信號(hào)(310)的一下降時(shí)鐘緣觸發(fā)了讀取作業(yè)。根據(jù)本發(fā)明，在讀取作業(yè)之后會(huì)盡速關(guān)閉字線信號(hào)(312)，以便節(jié)約電力，這是因?yàn)樵谔峁┳志€信號(hào)時(shí)會(huì)消耗電力。
如果需要一寫入作業(yè)，則字線信號(hào)理想上是如字線信號(hào)(314)所示的在階段A開始時(shí)進(jìn)入高電平，且該高電平延伸到整個(gè)階段B，使該寫入作業(yè)可在階段B內(nèi)進(jìn)行。然而，并未鎖存字線信號(hào)(314)，且在階段B之后盡速關(guān)閉字線信號(hào)(314)，以便節(jié)約電力。
現(xiàn)在請(qǐng)參閱第3圖，圖中示出根據(jù)本發(fā)明的一字線鎖存內(nèi)存電路(400)的一示意圖。一時(shí)鐘產(chǎn)生器(401)系連接到一組地址正反器(402)的時(shí)鐘輸入端。該組地址正反器(402)包含1...n條字線的一個(gè)或多個(gè)地址正反器(402(1...n))。在一實(shí)施例中，該等地址正反器(402(1...n))是單調(diào)的或呈現(xiàn)連續(xù)的順序，且每一地址正反器提供真值及互補(bǔ)值輸出。
該組地址正反器(402)系連接到一譯碼器(406)，譯碼器(406)產(chǎn)生第2圖所示的時(shí)間延遲(316)。譯碼器(406)包含用來將地址信息譯碼的譯碼電路(408(1...n))。每一譯碼電路(408(1...n))包含一對(duì)”反及”閘(410(1...n))及(412(1...n))，該等”反及”閘的輸出系分別耦合到”及”閘(414(1...n))的一輸入，而該等”及”閘的各別輸出系連接到反相器(416(1...n))的一輸入。反相器(416(1...n))的輸出即是譯碼器(406)的輸出。
譯碼器(406)可以是諸如靜態(tài)譯碼器(如第3圖所示)、動(dòng)態(tài)譯碼器、或兩位前置譯碼器等的數(shù)種類型的譯碼器。
譯碼器(406)系連接到鎖存電路(418)。鎖存電路(418)包含一組OAI閘(420(1...n))，OAI閘(420(1...n))系分別連接到譯碼器(406)的反相器(416(1...n))。OAI閘(420(1...n))的數(shù)目可隨著特定的應(yīng)用而變，但通常是等于字線的數(shù)目。例如，OAI閘(420(1...n))系分別連接到字線(422(1...n))。譯碼器(406)將地址信息譯碼，以便選擇字線(422(1...n))，而當(dāng)選擇了字線(422(1...n))時(shí)，該等字線將會(huì)被激活。
每一OAI閘(420(1...n))包含一”或”閘(424(1...n))及一”及”閘(426(1...n))。反相器(416(1...n))的每一輸出系分別連接到”或”閘(424(1...n))的第一反相輸入端，且”及”閘(426(1...n))的每一輸出系分別連接到”或”閘(424(1...n))的第二反相輸入端?！寤颉遍l(424(1...n))的輸出即是OAI閘(420(1...n))分別對(duì)字線(422(1...n))的輸出?！寤颉遍l(424(1...n))的輸出亦系分別連接到”反及”閘(428(1...n))的第一輸入端?！宸醇啊遍l(428(1...n))具有連接到”及”閘(426(1...n))的第一反相輸入端的各別輸出端?！寮啊遍l(426(1...n))的第二反相輸入端系連接到時(shí)鐘產(chǎn)生器(401)。
時(shí)鐘產(chǎn)生器(401)亦連接到一寫入起動(dòng)正反器(430)，該寫入起動(dòng)正反器(430)響應(yīng)一寫入起動(dòng)信號(hào)(531)，且具有連接到”反及”閘(428(1...n))的第二輸入端的一輸出端。
字線(422(1...n))系分別連接到具有存儲(chǔ)單元(432(1...n))的一組存儲(chǔ)單元(432)。存儲(chǔ)單元(432(1...n))分別包含兩個(gè)傳輸晶體管(434(1...n))及(436(1...n))，該等傳輸晶體管具有分別由字線(422(1...n))連接的閘極。該等兩個(gè)傳輸晶體管(434(1...n))及(436(1...n))系分別耦合到兩個(gè)反相器(438(1...n))及(440(1...n))、以及兩條位線(442)及(444)。我們當(dāng)了解，存儲(chǔ)單元數(shù)組(104)中有復(fù)數(shù)條位線，但圖中只示出兩條位線。
該兩條位線(442)及(444)系連接到諸如一感測放大器(450)等的感測電路。感測放大器(450)是連接到個(gè)別的復(fù)數(shù)條位線的復(fù)數(shù)個(gè)感測放大器中的一感測放大器。寫入起動(dòng)正反器(430)系連接到一讀取起動(dòng)”及”閘(452)的第一反相輸入端，且讀取起動(dòng)”及”閘(452)的輸出端系連接到感測放大器(450)(且系連接到其它位線的其它感測放大器)。可連接讀取起動(dòng)”及”閘(452)的第二反相輸入端，以便接收一起動(dòng)信號(hào)(454)。
現(xiàn)在請(qǐng)參閱第4圖，圖中示出具有垂直電壓軸及水平時(shí)間軸的一時(shí)序圖(500)。該時(shí)序圖(500)系用于只讀作業(yè)。圖中示出時(shí)鐘信號(hào)(310)及字線信號(hào)(312)，時(shí)鐘信號(hào)(310)代表在該只讀作業(yè)中一字線信號(hào)保持高電平的持續(xù)時(shí)間。根據(jù)本發(fā)明，圖中示出了兩個(gè)位線信號(hào)(502)及(504)。位線信號(hào)(502)及(504)分別代表諸如第3圖所示位((442)及(444)上的信號(hào)。一垂直線(506)代表感測放大器(450)的大致觸發(fā)點(diǎn)。
由于時(shí)間延遲(316)，字線信號(hào)(312)在時(shí)鐘信號(hào)(310)上升之后不久才上升。當(dāng)字線信號(hào)(312)進(jìn)入高電平時(shí)，發(fā)生了差異。位線信號(hào)(502)在所有的時(shí)間中都保持高電平，這是因?yàn)槲痪€信號(hào)(502)系連接到第3圖所示存儲(chǔ)單元(432(1))的高電壓端。位線信號(hào)(504)緩慢地下降，且位線信號(hào)(504)系連接到存儲(chǔ)單元(432)的低電壓端；在該點(diǎn)上通常是一個(gè)0的電壓。因此，位線信號(hào)(502)與(504)之間有一小的電壓差，而指示了存儲(chǔ)單元(432(1))的一邏輯狀態(tài)。為了使整體電路正確地工作，必須放大該電壓差，使信號(hào)自零進(jìn)入高電平。感測放大器(450)放大該電壓差，以便提供所謂的全擺動(dòng)電壓。由于第3圖所示晶體管(436(1))上的一電容，所以位線信號(hào)(504)的電壓會(huì)降低。第3圖所示晶體管(436(1))具有電容切換放電，而使位線信號(hào)(504)的電壓降低。
在字線信號(hào)(312)信號(hào)進(jìn)入低電平之后，位線信號(hào)(504)再度開始上升。當(dāng)字線信號(hào)(312)進(jìn)入低電平時(shí)，位線信號(hào)(504)并未被拉下。因而位線信號(hào)(504)被充電回去。因?yàn)槲痪€信號(hào)(504)系固定地連接到一Vdd電壓源(圖中未示出)，所以位線信號(hào)(504)被充電回去。一垂直線代表感測放大器(450)的一大致感測放大器觸發(fā)點(diǎn)(506)。當(dāng)該字線鎖存電路如同該特定實(shí)施例所示而為一同步設(shè)計(jì)時(shí)，該觸發(fā)點(diǎn)是重要的。因?yàn)槭峭降脑O(shè)計(jì)，所以事件發(fā)生在時(shí)鐘周期的下降緣或上升緣，但是會(huì)有某些延遲，例如譯碼器的延遲。
在一寫入作業(yè)中，利用時(shí)鐘信號(hào)(310)的下降緣解除字線信號(hào)(314)的鎖存，而可在該寫入作業(yè)完成之后使字線(422(1))立即進(jìn)入低電平。如果字線(422(1))太快進(jìn)入低電平，則位線(442)及(444)的一寫入信號(hào)(603)將無法寫入存儲(chǔ)單元(432(1))，這是因?yàn)樵搶懭胄盘?hào)(603)將會(huì)被關(guān)閉。
現(xiàn)在請(qǐng)參閱第5圖，圖中示出具有垂直電壓軸及水平時(shí)間軸的一時(shí)序圖(600)。該時(shí)序圖(600)系用于寫入作業(yè)。系根據(jù)本發(fā)明而示出時(shí)鐘信號(hào)(310)、以及位線信號(hào)(602)及(604)。在該寫入作業(yè)的階段B中，存儲(chǔ)單元(432(1))被導(dǎo)通，亦即，各傳輸晶體管被導(dǎo)通，而將存儲(chǔ)單元連接到該等位線。字線信號(hào)(314)示出在寫入作業(yè)中字線信號(hào)(314)保持在高電平的持續(xù)時(shí)間。
后文中將參照第3至5圖而說明字線鎖存內(nèi)存電路(400)的作業(yè)。
各地址信號(hào)在來自時(shí)鐘產(chǎn)生器(401)的時(shí)鐘信號(hào)(310)觸發(fā)時(shí)進(jìn)入地址正反器(402(1...n))。當(dāng)時(shí)鐘產(chǎn)生器(401)發(fā)出高電平時(shí)鐘信號(hào)時(shí)，該組地址正反器(402)即被觸發(fā)，而產(chǎn)生要被傳送到譯碼器(406)的一組真值及互補(bǔ)值信號(hào)。地址正反器(402(1...n))將所選擇的信號(hào)提供給譯碼器(406)中各譯碼電路(408(1...n))的若干組的六個(gè)輸入端，而選擇性地起動(dòng)或抑制字線(422(1...n))。
下文是字線鎖存內(nèi)存電路(400)在單一字線時(shí)的作業(yè)例子。
對(duì)于只讀作業(yè)而言，當(dāng)譯碼器(406)決定已選擇了字線(422(1))時(shí)，譯碼電路(408(1))將一低電平輸出到OAI閘(420(1))。在OAI閘(420(1))中，″或”閘(424(1))的反相輸入被拉到低電平，而如字線信號(hào)(312)所示的使OAI閘(420(1))的輸出電平上升。
寫入起動(dòng)信號(hào)(431)保持在低電平，因而在被來自時(shí)鐘產(chǎn)生器(401)的時(shí)鐘信號(hào)(310)觸發(fā)時(shí)，寫入起動(dòng)正反器(430)的輸出也被強(qiáng)制到低電平。因而強(qiáng)制”反及”閘(428(1))的輸出成為高電平，而有效地抑制”及”閘(426(1))，并使OAI閘(420(1))將一高電平提供給字線(422(1))。字線(422(1))上的高電平激活存儲(chǔ)單元(432(1))，而將代表先前所儲(chǔ)存的所要傳送的高電平或低電平信號(hào)的位線信號(hào)(502)及(504)放置到位線(442)及(444)。
當(dāng)時(shí)鐘信號(hào)(310)下降時(shí)，地址正反器(402(1...n))的輸出被強(qiáng)制到低電平，以便節(jié)約電力，但是字線信號(hào)(312)因時(shí)間延遲(316)而保持在高電平。
當(dāng)字線信號(hào)(312)處于高電平，且在時(shí)鐘信號(hào)(310)于大致感測放大器觸發(fā)點(diǎn)(506)時(shí)到達(dá)其低電平之后，即執(zhí)行讀取作業(yè)。時(shí)鐘信號(hào)(310)及經(jīng)由讀取起動(dòng)”及”閘(452)的起動(dòng)信號(hào)(454)觸發(fā)感測放大器(450)，而讀取位線(442)及(444)上的位線信號(hào)(502)及(504)。感測放大器(450)鎖存位線(444)上的位線信號(hào)(504)的數(shù)據(jù)。
在感測放大器(450)觸發(fā)之后不久，字線信號(hào)(312)即下降到其低電平。
對(duì)于一讀取作業(yè)而言，大約在時(shí)鐘信號(hào)(310)的下降緣開始時(shí)切斷提供給所有字線的有效電力，而可節(jié)約電力，且大約在時(shí)鐘信號(hào)(310)的下降緣終止時(shí)進(jìn)行讀取，而可保證讀取作業(yè)的安全性。
在寫入作業(yè)中，字線鎖存內(nèi)存電路(400)的作業(yè)系類似于讀取作業(yè)中的情形。主要差異的處在于字線系在較長的一段時(shí)間中保持在高電平，但這段時(shí)間不會(huì)長到將干擾到次一時(shí)鐘周期。
對(duì)于一寫入作業(yè)而言，當(dāng)譯碼器(406)決定已選擇了字線(422(1))時(shí)，譯碼電路(408(1))將一低電平輸出到OAI閘(420(1))。在OAI閘(420(1))中，″或”閘(424(1))的反相輸入被拉到低電平，而如字線信號(hào)(314)所示的使OAI閘(420(1))的輸出電平上升。
寫入起動(dòng)信號(hào)(431)保持在高電平，因而在被來自時(shí)鐘產(chǎn)生器(401)的時(shí)鐘信號(hào)(310)觸發(fā)時(shí)，寫入起動(dòng)正反器(430)的輸出也被強(qiáng)制到高電平。因而強(qiáng)制”反及”閘(428(1))的輸出成為低電平，而起動(dòng)”及”閘(426(1))，并使OAI閘(420(1))將一高電平提供給字線(422(1))。字線(422(1))上的高電平激活存儲(chǔ)單元(432(1))，而將代表先前所儲(chǔ)存的高電平或低電平信號(hào)的位線信號(hào)(502)及(504)放置到位線(442)及(444)。
當(dāng)時(shí)鐘信號(hào)(310)下降時(shí)，將強(qiáng)制地址正反器(402(1...n))的輸出，但是縱使當(dāng)譯碼器(406)將一低電平提供給OAI閘(420(1))時(shí)，字線信號(hào)(314)仍然保持在高電平。當(dāng)寫入起動(dòng)正反器(430)提供一高電平，且OAI閘(420(1))提供一高電平時(shí)，″反及”閘(428(1))將一低電平提供給”及”閘(426(1))的第一反相輸入端，而時(shí)鐘產(chǎn)生器(401)將第二低電平提供給第二反相輸入端。因此，″及”閘(426(1))將一高電平提供給”或”閘(424(1)，以便將字線(422(1))鎖定在高電平。
有可能在階段A期間執(zhí)行讀取作業(yè)。
如由來自第1圖的I/O電路(106)的位線信號(hào)(602)放置在位線(442)上的寫入脈波所示，系于階段B中字線信號(hào)(314)仍然處于高電平時(shí)，執(zhí)行寫入作業(yè)。
“反及”閘(428(1))及OAI閘(420(1))的組合構(gòu)成了一鎖存器，該鎖存器將字線(422(1))保持在高電平，直到時(shí)鐘信號(hào)(310)再度開始上升，而使”及”閘(426(1))解除對(duì)OAI閘(420(1))輸出的鎖存且停止觸發(fā)字線(422(1))為止。
對(duì)于一寫入作業(yè)而言，大約在時(shí)鐘信號(hào)(310)的上升緣開始時(shí)切斷提供給所有字線的有效電力，而可保證在次一周期中成功的讀取作業(yè)。
本發(fā)明的各實(shí)施例可以有數(shù)種應(yīng)用。在某些應(yīng)用中，可將該字線鎖存電路用于高速緩存。通常系以稱的為存儲(chǔ)庫(bank)的一個(gè)或多個(gè)較小的存儲(chǔ)區(qū)塊來建構(gòu)高速緩存?？稍诟咚倬彺娴脑摰却鎯?chǔ)庫之內(nèi)使用該字線鎖存電路。在其它的實(shí)施例中，亦可在高速緩存之外使用該字線鎖存電路。
當(dāng)用于諸如一微處理器時(shí)，該微處理器產(chǎn)生數(shù)據(jù)存放所在的內(nèi)存地址。該微處理器可以有數(shù)個(gè)階層的內(nèi)存。有所謂的第1階(L1)內(nèi)存及第2階(L2)內(nèi)存，有時(shí)還有第3階(L3)內(nèi)存。也有一主存儲(chǔ)器。該主存儲(chǔ)器也被稱為外部內(nèi)存，這是因?yàn)樵撝鞔鎯?chǔ)器通常是在該微處理器的外部。L1內(nèi)存是最容易存取且最快速存取的內(nèi)存。當(dāng)該微處理器尋找數(shù)據(jù)時(shí)，通常系自L1內(nèi)存開始尋找，然后將尋找L2內(nèi)存，然后再尋找L3內(nèi)存，最后才尋找主存儲(chǔ)器。
如果微處理器自主存儲(chǔ)器提取數(shù)據(jù)，則提取的時(shí)間將耗用大約100至150個(gè)時(shí)鐘周期。與自高速緩存提取數(shù)據(jù)所需的1至2個(gè)時(shí)鐘周期相比時(shí)，自主存儲(chǔ)器提取數(shù)據(jù)是較慢的。因此，有不得不如此的理由將數(shù)據(jù)儲(chǔ)存在微處理器芯片本身。
雖然已參照一特定的最佳模式而說明了本發(fā)明，但是我們當(dāng)了解，熟習(xí)此項(xiàng)技術(shù)者在參閱前文的說明之后，將可作出許多替代、修改、及變化。因此，本發(fā)明將包含在所加入的申請(qǐng)專利范圍的精神及范圍內(nèi)的所有此種替代、修改、及變化。在本說明書此處及前文所述及的或在各附圖標(biāo)出的所有內(nèi)容將被視為舉例說明，而非對(duì)本發(fā)明加以限制。
權(quán)利要求
1.一種內(nèi)存系統(tǒng)作業(yè)的方法，包括下列步驟提供用來存放數(shù)據(jù)的若干存儲(chǔ)單元(432)；經(jīng)由若干位線而將數(shù)據(jù)寫入該等存儲(chǔ)單元(432)，并經(jīng)由該等位線(442)(444)而自該等存儲(chǔ)單元(432)讀取數(shù)據(jù)；響應(yīng)若干字線(422)上的字線信號(hào)，而使該等位線(442)(444)將數(shù)據(jù)寫入該等存儲(chǔ)單元(432)；使用一譯碼器(406)響應(yīng)一時(shí)鐘信號(hào)及一地址信號(hào)，而接收地址信息，并將地址信息譯碼，因而選擇一用來寫入一存儲(chǔ)單元(432)的字線(422)；以及響應(yīng)該時(shí)鐘信號(hào)而鎖存一字線信號(hào)，而將該字線信號(hào)提供給所選擇的字線(422)，以便寫入該存儲(chǔ)單元(432)，并于完成寫入該存儲(chǔ)單元(432)時(shí)，自該所選擇的字線(422)解除該字線信號(hào)的鎖存。
2.如權(quán)利要求1所述的內(nèi)存系統(tǒng)作業(yè)的方法，包含下列步驟將字線信號(hào)提供給所選擇的字線(422)，以便讀取該存儲(chǔ)單元(432)，并于完成對(duì)該存儲(chǔ)單元(432)的讀取時(shí)，自該所選擇的字線(422)撤除該字線信號(hào)。
3.如權(quán)利要求1所述的內(nèi)存系統(tǒng)作業(yè)的方法，其中選擇該字線(533)的該步驟包含下列步驟該譯碼器(406)響應(yīng)該時(shí)鐘信號(hào)的一上升緣，而開始譯碼，并響應(yīng)該時(shí)鐘信號(hào)的一下降緣，而停止譯碼；以及鎖存一字線信號(hào)的該步驟包含下列步驟響應(yīng)該下降緣及一寫入起動(dòng)信號(hào)，而在所選擇的字線(422)上鎖存該字線信號(hào)，以便寫入該存儲(chǔ)單元(432)；以及響應(yīng)該第二上升緣，而自該所選擇的字線(422)解除該字線信號(hào)的鎖存。
4.如權(quán)利要求1所述的內(nèi)存系統(tǒng)作業(yè)的方法，其中選擇該字線(422)的該步驟包含下列步驟響應(yīng)具有一上升緣及下降緣的時(shí)鐘信號(hào)，以便在該上升緣時(shí)開始譯碼，并在該下降緣時(shí)停止譯碼；以及該方法包含下列步驟感測電路(450)響應(yīng)該下降緣及一讀取起動(dòng)信號(hào)(454)，而自該等存儲(chǔ)單元(432)讀取數(shù)據(jù)。
5.如權(quán)利要求1所述的內(nèi)存系統(tǒng)作業(yè)的方法，包含下列步驟提供具有上升緣及下降緣的時(shí)鐘信號(hào)，且該步驟包含下列步驟該譯碼器(406)響應(yīng)該上升緣的中點(diǎn)，而開始譯碼，并響應(yīng)該下降緣的中點(diǎn)，而停止譯碼；以及響應(yīng)該下降緣的中點(diǎn)及一寫入起動(dòng)信號(hào)，而鎖存所選擇字線(422)上的字線信號(hào)，以便寫入該存儲(chǔ)單元(432)，并響應(yīng)第二上升緣的中點(diǎn)，而自該所選擇的字線(422)解除該字線信號(hào)的鎖存。
6.一種內(nèi)存系統(tǒng)，包括用來存放數(shù)據(jù)的若干存儲(chǔ)單元(432)；若干位線(442)(444)，用以將數(shù)據(jù)寫入該等存儲(chǔ)單元(432)，并自該等存儲(chǔ)單元讀取數(shù)據(jù)；若干字線(422)，用以響應(yīng)若干字線信號(hào)，而使該等位線(442)(444)將數(shù)據(jù)寫入該等存儲(chǔ)單元(432)；一譯碼器(406)，用以響應(yīng)一時(shí)鐘信號(hào)及一地址信號(hào)，而接收地址信息，并將地址信息譯碼，以便選擇一用來寫入一存儲(chǔ)單元(432)的字線(422)；以及鎖存電路(418)，用以響應(yīng)該時(shí)鐘信號(hào)而將該字線信號(hào)提供給所選擇的字線(422)，以便寫入該存儲(chǔ)單元(432)，并于完成寫入該存儲(chǔ)單元(432)時(shí)，自該所選擇的字線(422)撤除該字線信號(hào)。
7.如權(quán)利要求6所述的內(nèi)存系統(tǒng)，其中該鎖存電路(418)包含將字線信號(hào)提供給所選擇的字線(422)的電路，用以讀取該存儲(chǔ)單元(432)，并于完成對(duì)該存儲(chǔ)單元(432)的讀取時(shí)，自該所選擇的字線(422)撤除該字線信號(hào)。
8.如權(quán)利要求6所述的內(nèi)存系統(tǒng)，其中該譯碼器(406)響應(yīng)具有上升緣及下降緣的時(shí)鐘信號(hào)，因而該譯碼器(406)響應(yīng)該上升緣，而開始譯碼，并響應(yīng)該下降緣，而停止譯碼；以及該鎖存電路(418)系響應(yīng)該下降緣及一寫入起動(dòng)信號(hào)，而在所選擇的字線(422)上鎖存該字線信號(hào)，以便寫入該存儲(chǔ)單元(432)，且該鎖存電路(418)響應(yīng)第二上升緣，而自該所選擇的字線(422)解除該字線信號(hào)的鎖存。
9.如權(quán)利要求6所述的內(nèi)存系統(tǒng)，其中該譯碼器(406)響應(yīng)具有上升緣及下降緣的時(shí)鐘信號(hào)，因而該譯碼器(406)響應(yīng)該上升緣，而開始譯碼，并響應(yīng)該下降緣，而停止譯碼，且該內(nèi)存系統(tǒng)包含連接到該等位線(422)(444)的傳感器電路(450)，用以響應(yīng)該下降緣及一讀取起動(dòng)信號(hào)(454)，而自該等存儲(chǔ)單元(432)讀取數(shù)據(jù)。
10.如權(quán)利要求6所述的內(nèi)存系統(tǒng)，包含一時(shí)鐘產(chǎn)生器(401)，用以提供時(shí)鐘信號(hào)，該時(shí)鐘信號(hào)具有上升緣及下降緣，其中該譯碼器(406)響應(yīng)該上升緣的開始，而開始譯碼，并響應(yīng)該下降緣的開始，而停止譯碼；以及該鎖存電路(418)響應(yīng)該下降緣的中點(diǎn)及一寫入起動(dòng)信號(hào)，而鎖存所選擇字線(422)上的字線信號(hào)，以便寫入該存儲(chǔ)單元(432)，且該鎖存電路(418)響應(yīng)該第二上升緣的中點(diǎn)，而自該所選擇的字線(422)解除該字線信號(hào)的鎖存。
全文摘要
本發(fā)明提供一種內(nèi)存系統(tǒng)及其作業(yè)方法，該內(nèi)存系統(tǒng)具有若干存儲(chǔ)單元(432)，用以存放數(shù)據(jù)；若干位線(442)(444)，用以將數(shù)據(jù)寫入該等存儲(chǔ)單元(432)，并自該等存儲(chǔ)單元(432)讀取數(shù)據(jù)；以及連接到該等存儲(chǔ)單元(432)的若干字線(422)，用以響應(yīng)字線信號(hào)而使該等位線(442)(444)將數(shù)據(jù)寫入該等存儲(chǔ)單元(432)。一譯碼器(406)系連接到該等字線(422)，以便響應(yīng)一時(shí)鐘信號(hào)及一地址信號(hào)而接收地址信息，并將地址信息譯碼，而選擇一用來寫入一存儲(chǔ)單元(432)的字線(422)。鎖存電路(418)系連接到該譯碼器(406)及該等字線(422)。該鎖存電路(418)系響應(yīng)該時(shí)鐘信號(hào)，以便將該字線信號(hào)提供給所選擇的字線(422)，以便寫入該存儲(chǔ)單(432)元，并于完成寫入該存儲(chǔ)單元(432)時(shí)，自該所選擇的字線(422)撤除該字線信號(hào)。
文檔編號(hào)G11C8/16GK1666291SQ03815694
公開日2005年9月7日 申請(qǐng)日期2003年7月2日 優(yōu)先權(quán)日2002年7月2日
發(fā)明者A·吉澤克, W·A·麥吉, O·米利克-什特卡克利 申請(qǐng)人:先進(jìn)微裝置公司