專利名稱：具有增強測試能力的半導(dǎo)體存儲設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲設(shè)備，尤其是具有增強測試能力的半導(dǎo)體存儲設(shè)備，這種能力用來找出半導(dǎo)體存儲設(shè)備中的故障。
背景技術(shù)：
半導(dǎo)體存儲設(shè)備包含多個內(nèi)存單元。若半導(dǎo)體存儲設(shè)備中的任何單元發(fā)生故障，則該半導(dǎo)體存儲設(shè)備就無法使用。在半導(dǎo)體存儲設(shè)備制成后，需要有測試程序，以找出半導(dǎo)體存儲設(shè)備中的故障單元。
一般而言，半導(dǎo)體存儲設(shè)備為測試電路留有額外區(qū)域，該測試電路可以高速測試半導(dǎo)體存儲設(shè)備中的所有單元。但是，隨著半導(dǎo)體存儲設(shè)備集成度的提高，半導(dǎo)體存儲設(shè)備的單元測試需要很多的時間和努力，所以需要研究和發(fā)展半導(dǎo)體存儲設(shè)備。
圖1為現(xiàn)有半導(dǎo)體存儲設(shè)備的方框圖。
如圖所示，存儲設(shè)備包含4個存儲體100，200，300和400。這4個存儲體的輸出會輸入到數(shù)據(jù)輸出緩沖器500。數(shù)據(jù)輸出緩沖器500響應(yīng)時鐘信號，將輸入的數(shù)據(jù)從數(shù)據(jù)輸出緩沖器500，經(jīng)輸出端衰減器500’輸出到外部電路。
一個存儲體，如100，包含各自具有多個單元陣列的第一和第二單元塊110和140；及分別將輸出自第一和第二單元塊110和150的數(shù)據(jù)放大，并將放大的數(shù)據(jù)輸出到數(shù)據(jù)輸出緩沖器500的I/O讀出放大器130和140。
第一單元塊110含有具有許多單元的單元陣列111到116；及用來放大和輸出單元數(shù)據(jù)的位線讀出放大器117到120。此外，雖然為了方便未將第二到第四存儲體200、300和400詳細圖示在圖1中，但是第二到第四存儲體200、300和400的結(jié)構(gòu)和第一存儲體100相同。
圖2描述圖1所示位線讀出放大器邏輯的優(yōu)選實施例。
如圖所示，位線讀出放大器117包含位線讀出放大器117d，用來感應(yīng)并放大位線對BL和/BL間的電壓差；均衡邏輯117c，用來預(yù)充電并均衡位線對BL和/BL的電壓；第一連接邏輯117a，用來將單元陣列111連接到位線讀出放大器一側(cè)；第二連接邏輯117b，用來將單元陣列113連接到位線讀出放大器另一側(cè)；及輸出邏輯117e，用來輸出由位線讀出放大器117d放大的位線電壓。其中，RTO和/S為可以使能或禁止位線讀出放大器117d的使能信號。BISH和BISL為可以使能或禁止第一和第二連接邏輯117a和117b的使能信號。Vblp為將被預(yù)充電的位線電壓。BIEQ為可以使能或禁止均衡邏輯117c的使能信號。列選擇信號YI為可以使能或禁止輸出邏輯117e的使能信號。
下面，參考圖1和圖2，詳細說明半導(dǎo)體存儲設(shè)備的數(shù)據(jù)通路。
首先，若地址輸入到存儲設(shè)備，則存儲體中對應(yīng)該地址的被選單元陣列的字線就會被使能。連接到使能字線WL的MOS晶體管M1就會導(dǎo)通，使得儲存在電容器C1中的數(shù)據(jù)供應(yīng)到位線對BL和/BL。然后，因為儲存在電容器C1內(nèi)的數(shù)據(jù)信號太弱，所以位線讀出放大器117d感應(yīng)并放大該數(shù)據(jù)信號。
若列選擇信號YI被使能，則被位線讀出放大器117d感應(yīng)放大的數(shù)據(jù)信號將會輸出到數(shù)據(jù)線對DB和/DB。數(shù)據(jù)線對DB和/DB的輸出數(shù)據(jù)會再被DB讀出放大器，如示于圖1的方塊130，放大一次，然后才通過輸出緩沖器500輸出到外部電路。
因為數(shù)據(jù)線對DB和/DB相對較長，所以需要DB讀出放大器將微弱的數(shù)據(jù)放大。此外，DB讀出放大器的數(shù)量取決于被列選擇信號YI同時輸出的數(shù)據(jù)大小。通常，一個存儲體前面有一個DB讀出放大器。
參考圖2，其中一位數(shù)據(jù)由列選擇信號YI輸出到數(shù)據(jù)線對DB和/DB。但是，最近需要有可以高速操作的存儲設(shè)備。因此，設(shè)計存儲設(shè)備，使得可以對應(yīng)一個列選擇信號YI，將4位數(shù)據(jù)一次輸出到DB讀出放大器。
輸入地址可以分成行地址和列地址。行地址使能字線，而列選擇信號YI則是根據(jù)列地址產(chǎn)生。
圖3為用來測試同步存儲設(shè)備的現(xiàn)有測試塊的方框圖。如圖所示，一個存儲體，如第一存儲體100，包含第一單元塊110和第二單元塊150。為了可以高速操作，該存儲體具有第一和第二單元塊110和150，而每一個單元塊都具有一個DB讀出放大器和一個譯碼器。
用來測試存儲設(shè)備的測試塊包含Y計數(shù)器720，用來從外部電路接收地址AD<0>到AD<9>并依序計數(shù)；譯碼器740和750，用來對從Y計數(shù)器輸出的地址YA<0>到Y(jié)A<9>進行譯碼，然后將列選擇信號YI輸出到第一和第二單元塊110和150；DB讀出放大器130和140，用來放大輸出自第一和第二單元塊110和150的數(shù)據(jù)信號；測試電路600，用來組合輸出自DB讀出放大器130和140的數(shù)據(jù)信號，并執(zhí)行測試程序；及輸出緩沖器530，用來緩沖測試電路600的輸出信號，并通過輸出端衰減器輸出到外部電路。此外，存儲體具有指令控制器，用來通過接收幾種指令信號，如/CS、/CAS等等，控制Y計數(shù)器720。
圖4展示圖3所示測試塊測試操作的時序圖。
下面，參考圖3與圖4，詳細說明存儲設(shè)備的測試操作。
若輸入到指令控制器710的幾種指令信號對應(yīng)測試模式，則存儲設(shè)備即以測試模式操作。Y計數(shù)器720接收列地址AD<0>到AD<9>，且以脈沖時間BL對列地址AD<0>到AD<9>進行計數(shù)，并輸出已計數(shù)列地址YA<0>到Y(jié)A<9>。脈沖時間BL為同步存儲設(shè)備的規(guī)格；詳細而言，就是當(dāng)輸入一個地址時，可連續(xù)輸出的數(shù)據(jù)數(shù)。例如，若脈沖時間為4，則計數(shù)器720對接收的列地址計數(shù)4次，并輸出已計數(shù)列地址。
第一YI譯碼器740接收輸出自Y計數(shù)器72 0的已計數(shù)地址YA<0>到Y(jié)A<9>，并通過從YI<0>到Y(jié)I<1023>的YI線中選擇兩條YI線YI<a>與YI<b>，輸出8位測試數(shù)據(jù)。如圖2所示，通過YI線輸出被位線讀出放大器感應(yīng)的數(shù)據(jù)信號。假設(shè)若選擇一條YI線，則輸出4位數(shù)據(jù)。
若存儲設(shè)備運行在0×16模式，則由1條YI線可同時輸出一個4位的數(shù)據(jù)信號。若在第一和第二單元塊110和150中各自的兩條YI線，即總共4條YI線，都被選用，則可以將16位的數(shù)據(jù)輸出到外部電路。此處，假設(shè)所有單元都存有測試數(shù)據(jù)，而且若在預(yù)定時間通過使能字線選用YI線，則測試數(shù)據(jù)可通過位線直接輸出。
第二YI譯碼器750也接收輸出自Y計數(shù)器720的已計數(shù)地址YA<0>到Y(jié)A<9>，并通過從YI<0>到Y(jié)I<1023>的YI線中選擇兩條YI線YI<c>與YI<d>，輸出8位測試數(shù)據(jù)。自第一和第二YI譯碼器740和750輸出的信號被同時輸出，結(jié)果，包含在各自單元塊110和150中的各YI線會同時被選用。
輸出自第一單元塊110的8位測試數(shù)據(jù)由第一DB讀出放大器130感應(yīng)和放大，而8位測試數(shù)據(jù)的各位輸入到測試電路600中第一到第四NOR門601到604的各端。輸出自第二單元塊150的8位測試數(shù)據(jù)也由第二DB讀出放大器140感應(yīng)和放大，而且分別輸入到測試電路600中第一到第四NOR門601到604的各端。
此處，測試數(shù)據(jù)組有一定模式。每一個輸出自DB讀出放大器組的數(shù)據(jù)都完全相同，而且各組都包含4個DB讀出放大器例如，第一組具有第1、5、9和13DB讀出放大器；第二組具有第2、6、10和14DB讀出放大器；第三組具有第3、7、11和15DB讀出放大器；第四組具有第4、8、12和16DB讀出放大器。
若自第1到第16DB讀出放大器輸出的數(shù)據(jù)和儲存的初始測試數(shù)據(jù)相同，則第一到第四NOR門601到604的輸出信號在邏輯高位，結(jié)果，第一和第二NAND門605和606的輸出在邏輯低位。因此，最后一個NOR門607的輸出在邏輯高位，而通過輸出緩沖器530的信號，則以邏輯高位輸出到輸出端衰減器530’。
輸出到輸出端衰減器530’的信號只有一位，但因為其是通過在測試電路600中組合各位信號所產(chǎn)生的，所以被當(dāng)作測試存儲設(shè)備的16位數(shù)據(jù)。所以。若輸出端衰減器530’輸出邏輯低位信號，則需要詳細檢查存儲設(shè)備中的相關(guān)單元。
如圖4所示，在測試讀取模式下，每一個8位信號都由第一和第二YI譯碼器740和750的每一個輸出信號，輸出到測試電路600。然后，對供給輸出端衰減器530’的輸出信號的測試可被當(dāng)作是對存儲設(shè)備16個單元的檢查。因為各存儲體都有一個輸出端衰減器，所以各存儲體的測試程序獨立執(zhí)行。
在一個時鐘時間內(nèi)，可以用上述的方式測試16個單元。所以，對包含幾個4K單元存儲體的存儲設(shè)備，需要256個時鐘時間測試存儲設(shè)備所有的單元。如今，典型的存儲設(shè)備，如512Mb內(nèi)存，包含4個存儲體，而各存儲體都有128Mb單元。因此，需要8Mb時鐘測試存儲設(shè)備中所有的單元。因為8Mb時鐘為相對較長的時間，所以需要能快速測試存儲設(shè)備所有單元的測試塊。
圖5為圖3中Y計數(shù)器的部分電路示意圖。
對應(yīng)多個輸入地址，Y計數(shù)器可以包含多個圖5所示的部分電路。若地址AD<0>輸入到Y(jié)計數(shù)器，則Y計數(shù)器通過圖5所示的’A’通路輸出YA<0>。在下一時間，在鎖存地址AD<0>后，Y計數(shù)器通過’B’通路輸出YA<0>。此操作由輸出自指令控制器710的控制信號casp和Icasp控制。
為了能以高速操作存儲設(shè)備，開發(fā)了一種雙倍數(shù)據(jù)率存儲設(shè)備(下面簡稱為DDR存儲設(shè)備)，可以在時鐘升緣和降緣輸出數(shù)據(jù)信號。此外，還開發(fā)了一種組合型存儲設(shè)備，可以根據(jù)系統(tǒng)狀況，以與原有技術(shù)的單同步存儲設(shè)備或與DDR存儲設(shè)備相同的方式操作。
圖6為用來測試同步組合型存儲設(shè)備的另一現(xiàn)有測試塊的方框圖。
如圖所示，測試塊的結(jié)構(gòu)和圖3所示的測試塊類似。但是，此處有兩個測試電路600和600’，而且第一和第二單元塊110’和150’都各自具有16個DB讀出放大器。測試塊還包含通路選擇電路620，用來將輸出自測試電路600和600’的數(shù)據(jù)選擇性地輸出到輸出緩沖器530。
圖7為當(dāng)同步組合型存儲設(shè)備在單一模式下操作時，圖6所示測試塊的測試操作時序圖。單一模式指數(shù)據(jù)在時鐘信號的升緣輸出，類似現(xiàn)有同步存儲設(shè)備的操作模式。
下面，參考圖6和圖7，詳細說明當(dāng)組合型存儲設(shè)備在單一模式下操作時，用來測試測試塊的一種方法。
該測試塊的操作和圖3所示的測試塊類似。第一YI譯碼器740接收輸出自Y計數(shù)器720的地址信號YA<0>到Y(jié)A<9>，并將其解碼，然后選擇YI線。存儲設(shè)備在各單元塊110’和150’中都包含16個DB讀出放大器。所以，通過選擇4條YI線，可以將16位測試數(shù)據(jù)通過DB讀出放大器一次輸出到第一測試電路600。
此外，第二YI譯碼器750接收輸出自Y計數(shù)器720的地址信號YA<0>到Y(jié)A<9>，并將其解碼，然后選擇YI線。存儲設(shè)備在各單元塊110’和150’中都包含16個DB讀出放大器。所以，通過選擇4條YI線，可以將16位測試數(shù)據(jù)通過DB讀出放大器一次輸出到第二測試電路600’。
此處，類似前面的說明，輸出自DB讀出放大器組的各數(shù)據(jù)完全相同，而且各組都包含4個DB讀出放大器第一組具有第1、5、9和13DB讀出放大器；第二組具有第2、6、10和14DB讀出放大器；第三組具有第3、7、11和15DB讀出放大器；第四組具有第4、8、12和16DB讀出放大器。
假設(shè)儲存在單元塊110’和150’所有單元中的數(shù)據(jù)起始時都在邏輯低位。若起始儲存在存儲設(shè)備中的數(shù)據(jù)輸出到第1到第16DB讀出放大器，則第一測試電路600中的第一到第四NOR門601到604的輸出信號為邏輯高位。但是，若在存儲設(shè)備中有任何故障單元，則第一到第四NOR門601到604就不會輸出邏輯高位信號。若沒有任何故障單元，則第一和第二NAND門605和606的輸出信號為邏輯低位，而最后的NOR門607的輸出信號為邏輯高位。輸出自第一測試電路600的輸出信號，通過通路選擇電路620和輸出緩沖器530后，輸出到外部電路。
此處不說明第二測試電路600’的操作，因其和第一測試電路600相同。
雖然輸出端衰減器530’的輸出信號只有一位，但是可以視為16位測試數(shù)據(jù)的測試結(jié)果。即通過使用一個輸出端衰減器，在一個測試時間內(nèi)一次測試完16位單元。
在測試讀取模式的圖7中，輸出自第一和第二YI譯碼器的各16位信號輸出到第一和第二測試電路600和600’。其說明16位數(shù)據(jù)被組合并輸出到輸出端衰減器530’的測試電路的操作。
每一個存儲體都使用一個輸出端衰減器，所以每一個存儲體都能用上述方式獨立地測試其單元。
16位單元可以一次測試。因此，若存儲設(shè)備具有4K存儲體，如圖7所示，則測試存儲設(shè)備中所有單元的總測試時間為256個時鐘時間。今日，在具有128Mb存儲體的高集成度存儲設(shè)備中，測試存儲設(shè)備中所有單元需要8Mb個時鐘時間。
圖8為當(dāng)同步組合型存儲設(shè)備在DDR模式下操作時，圖6所示測試塊的測試操作時序圖。
如圖所示，通過第一和第二YI譯碼器740和750，在時鐘信號的每一個升緣和降緣選擇不同的4個YI線。因此，在每一個時鐘時間內(nèi)，可以測試32位單元。
在具有4K存儲體的存儲設(shè)備的DDR模式下，如圖7所示，因為一次要測試32位單元，所以測試存儲設(shè)備所有的單元需要128個時鐘時間。如今在具有128MB存儲體的高集成度存儲設(shè)備中，測試存儲設(shè)備的所有單元需要4Mb個時鐘時間。但是，因為在時鐘信號的每一個升緣和降緣連續(xù)輸出數(shù)據(jù)，所以需要可以一次測試兩倍單元的測試電路。若沒有該測試電路，則存儲設(shè)備必須在單一模式下操作。
總而言之，當(dāng)存儲設(shè)備有更高集成度時，為有效地測試存儲設(shè)備及減少制造成本，存儲設(shè)備的測試時間為一關(guān)鍵因素。所以需要一種可以在較短時間內(nèi)測試其單元的存儲設(shè)備。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供可以減少測試時間的同步存儲設(shè)備。
根據(jù)本發(fā)明的一方面，提供了一種存儲設(shè)備，包含至少一個具有第一和第二單元塊的存儲體，其中各存儲體都包含多個單元陣列和用來譯碼輸入的列地址并輸出第一和第二單元塊的列選擇信號的第一和第二譯碼單元，還包含列地址傳輸單元，該列地址傳輸單元用來在測試模式時同時使能第一和第二譯碼單元，而不管輸入列地址的位選擇塊信號，該位選擇塊信號選擇第一或第二單元塊；第一組合電路，在測試模式下，用來組合由第一單元塊的列選擇信號輸出的測試數(shù)據(jù)，且偵測測試數(shù)據(jù)的錯誤；第二組合電路，在測試模式下，用來組合由第二單元塊的列選擇信號輸出的測試數(shù)據(jù)，且偵測測試數(shù)據(jù)的錯誤；及第一和第二輸出端衰減器，用來分別輸出輸出自第一和第二組合電路的信號。


根據(jù)下面參考附圖的優(yōu)選實施例的說明，本發(fā)明上面的和其它目的與特征將會變得很清楚，其中圖1為現(xiàn)有半導(dǎo)體存儲設(shè)備的方框圖；圖2為圖1所示位線讀出放大器邏輯的優(yōu)選實施例；圖3為用來測試同步存儲設(shè)備的現(xiàn)有測試塊的方框圖；圖4為圖3所示測試塊測試操作的時序圖；圖5為圖3中Y計數(shù)器的部分電路示意圖；圖6為用來測試同步組合型存儲設(shè)備的另一現(xiàn)有測試塊的方框圖；圖7為當(dāng)同步組合型存儲設(shè)備在單一模式下操作時，圖6所示測試塊的測試操作時序圖；圖8為當(dāng)同步組合型存儲設(shè)備在DDR模式下操作時，圖6所示測試塊的測試操作時序圖；圖9為用來測試根據(jù)本發(fā)明優(yōu)選實施例的存儲設(shè)備的測試塊方框圖；圖10為圖9所示存儲設(shè)備的測試操作時序圖；圖11為用來測試根據(jù)本發(fā)明另一實施例的存儲設(shè)備的測試塊方框圖；圖12為圖11所示Y計數(shù)器的示意電路圖；以及圖13為圖11所示Y計數(shù)器的示意電路圖。
具體實施例方式
下面將參考附圖詳細說明根據(jù)本發(fā)明的半導(dǎo)體存儲設(shè)備。
該半導(dǎo)體存儲設(shè)備包含幾個存儲體。每一個存儲體都包含具有多個單元陣列的第一和第二單元塊110和150。
圖9為用來測試根據(jù)本發(fā)明優(yōu)選實施例的存儲設(shè)備的測試塊方框圖。
如圖所示，在根據(jù)本發(fā)明的優(yōu)選實施例的存儲設(shè)備中，存儲體包含第一和第二單元塊110和150，第一和第二譯碼單元740和750，列地址傳輸單元810，第一和第二組合電路600和600’，第一和第二DB讀出放大器130和140，第一和第二輸出緩沖器510和520，及第一和第二輸出端衰減器510’和520’。
第一和第二單元塊110和150具有多個單元陣列。第一和第二譯碼單元740和750將輸入列地址譯碼，然后輸出第一和第二單元塊110和150的輸出列選擇信號，如YI<0>到Y(jié)I<1024>。列地址傳輸單元810在測試模式期間，不管輸入列地址的塊選擇信號YA<0>為何，都會同時使能第一和第二譯碼單元740和750。塊選擇信號YA<0>為用來選擇第一或第二單元塊110和150。第一組合電路600組合由第一單元塊110的列選擇信號YI<0>到Y(jié)I<1022>輸出的測試數(shù)據(jù)，以偵側(cè)在測試模式時測試數(shù)據(jù)的錯誤。第二組合電路600’組合由第二單元塊150的列選擇信號YI<1>到Y(jié)I<1023>輸出的測試數(shù)據(jù)，以偵測在測試模式時測試數(shù)據(jù)的錯誤。第一和第二輸出端衰減器510’和520’分別輸出輸出自第一和第二組合電路600和600’的各信號。
第一和第二DB讀出放大器130和140感應(yīng)并且放大輸出自第一和第二單元塊110和150的測試數(shù)據(jù)。第一和第二輸出緩沖器510和520用來緩沖第一和第二組合電路600和600’的輸出信號，并且將輸出信號通過第一和第二輸出端衰減器510’和520’輸出到外部電路。
此外，還有指令控制器710，用來在接收如/CS，CAS，/RAS等幾個指令信號后，控制存儲設(shè)備的操作模式。存儲設(shè)備還包含測試模式控制器800，用來由指令控制器710控制列地址傳輸單元810；及Y計數(shù)器720，用來接收列地址AD<0>到AD<9>，并且輸出在脈沖時間BL中計數(shù)的計數(shù)地址YA<0>到Y(jié)A<9>。
在正常模式下，相應(yīng)于用來選擇第一和第二譯碼單元740和750的塊選擇信號YA<0>，列地址傳輸單元810選擇性地使能第一或第二譯碼單元740或750。
第一組合電路600包含用來接收測試數(shù)據(jù)的第一到第四互斥NOR門(exclusive NOR gate，)，用來分別接收4個NOR門的各2個輸入信號的第一和第二NAND門，及用來接收第一和第二NAND門的輸出信號的NOR門。輸出自DB讀出放大器組的測試數(shù)據(jù)完全相同，而且各組都包含4個DB讀出放大器第一組具有第1、5、9和13DB讀出放大器；第二組具有第2、6、10和14DB讀出放大器；第三組具有第3、7、11和15DB讀出放大器；及第四組具有第4、8、12和16DB讀出放大器。第二組合電路600’的元件和第一組合電路600相同。
圖10為圖9所示存儲設(shè)備的測試操作時序圖。
參考圖9和圖10，根據(jù)本發(fā)明當(dāng)前實施例說明存儲設(shè)備的操作。
若指令控制器710輸入的指令相應(yīng)于測試模式，則存儲設(shè)備操作在測試模式下。Y計數(shù)器720在脈沖時間BL內(nèi)計數(shù)列地址AD<0>到AD<9>。
此處，脈沖時間BL為同步存儲設(shè)備的規(guī)格；詳細而言，就是當(dāng)輸入一個地址時，可以連續(xù)輸出的數(shù)據(jù)數(shù)目。例如，若脈沖時間為4，則計數(shù)器720對接收列地址計數(shù)4次，并隨后輸出計數(shù)的列地址。
在列地址傳輸單元810中，通過輸出自測試模式控制單元800的控制信號ctrl，傳輸門T1和T2被關(guān)閉，而MOS晶體管MP1和MN1被導(dǎo)通。即，不管用來選擇第一和第二YI地址740和750的塊選擇信號YA<0>為何，第一和第二YI譯碼單元740和750總是被使能。
在接收到計數(shù)器的列地址YA<1>到Y(jié)A<9>的后，第一和第二YI譯碼單元740和750選擇YI線，使得第一和第二單元塊110和150可以同時將測試數(shù)據(jù)輸出到第一和第二DB讀出放大器130和140。
在同時自Y計數(shù)器720接收到計數(shù)地址YA<1>到Y(jié)A<9>之后，第一YI譯碼單元740選擇YI線YI<0>到Y(jié)I<1022>當(dāng)中的4條YI線YI<a>，YI<b>，YI<c>和YI<d>，使得16位測試數(shù)據(jù)被輸出到DB讀出放大器130。其中假設(shè)測試數(shù)據(jù)可以儲存在存儲設(shè)備各單元中，且若字線被使能，且YI線在適當(dāng)時間被選取，則測試數(shù)據(jù)直接經(jīng)由位線輸出。
同樣地，在同時自Y計數(shù)器720接收到計數(shù)地址YA<1>到Y(jié)A<9>的后，第二YI譯碼單元750選擇YI線YI<1>到Y(jié)I<1023>當(dāng)中的4條YI線YI<a’>，YI<b’>，YI<c’>和YI<d’>，使得16位測試數(shù)據(jù)被輸出到DB讀出放大器140。即，在第一和第二YI譯碼器740和750當(dāng)中，都有4條YI線同時被選取，所以各有16位測試數(shù)據(jù)分別輸出到第一和第二DB讀出放大器130和140。
輸出自第一單元塊110的16位測試數(shù)據(jù)，通過DB讀出放大器130感應(yīng)和放大，且分別輸入到第一組合電路600的第一到第四NOR門601到604。此外，輸出自第二單元塊150的16位測試數(shù)據(jù)，通過第二DB讀出放大器140感應(yīng)和放大，且分別輸入到第二組合電路600’的第五到第八NOR門608到611。
輸出自DB讀出放大器組的測試數(shù)據(jù)完全相同，而且各組都包含4個DB讀出放大器第一組具有第1、5、9和13DB讀出放大器；第二組具有第2、6、10和14DB讀出放大器；第三組具有第3、7、11和15DB讀出放大器；及第四組具有第4、8、12和16DB讀出放大器。
因此，若測試數(shù)據(jù)被輸出到第一和第二DB讀出放大器130和140，則第一到第八NOR門601到604和608到611的輸出信號為邏輯高位，然后第一到第四NAND門605、606、612和613的輸出信號為邏輯低位。因此，最后的NOR門607和614的輸出信號為邏輯高位，而且在各自通過輸出緩沖器510和520及各輸出端衰減器如510’和520’之后，輸出到外部電路。
若最后的NOR門607和614的輸出信號為邏輯高位，則對應(yīng)輸出信號的存儲設(shè)備的32個單元沒有有任何故障。即，第一和第二組合電路600和600’的每一個都可以測試16個單元是否完好。
如圖10所示，在測試模式的讀取狀態(tài)下，第一和第二YI譯碼單元740和750的每一個都各自選取4條YI線，如Y<0>，YI<2>，YI<4>和YI<6>；YI<1>，YI<3>，YI<5>和YI<7>。然后每一個16位測試數(shù)據(jù)都分別經(jīng)由第一和第二DB讀出放大器130和140，自第一和第二單元塊110和150輸出。
第一和第二組合電路600和600’的每一個都將16位測試數(shù)據(jù)組合成一位信號。此一位信號在通過各自的輸出緩沖器510和520及各自的輸出端衰減器如510’和520’的后，輸出到外部電路。因此，只要檢查一位信號，就能一次測試16個單元。
在具有4個存儲體的存儲設(shè)備中，若存儲體在測試操作時使用兩個輸出端衰減器，則測試存儲設(shè)備中所有單元的總時間只有一半。在存儲設(shè)備具有4個存儲體，而各存儲體都使用兩個輸出端衰減器的情形下，一次要使用8個輸出端衰減器。
如上述的方法，在圖9所示的存儲設(shè)備中，因為一次要測試32個單元，所以測試4Kb存儲體中所有的單元需要128個時鐘時間。當(dāng)今存儲設(shè)備一般包含128Mb存儲體。因此，測試存儲體中所有的單元需要4Mb時鐘時間。所以，雖然存儲設(shè)備并未操作在雙模式下，但是若使用兩個輸出端衰減器，則總測試時間只有一半。
圖11為用來測試根據(jù)本發(fā)明另一實施例的存儲設(shè)備的測試塊方框圖。
如圖所示，輸出自測試模式控制單元的控制信號ctrl輸入到Y(jié)計數(shù)器720。在測試模式下，Y計數(shù)器720接收控制信號ctrl，然后輸出塊選擇信號YA<0>到第一和第二YI譯碼單元740和750。此處，輸入到第一YI譯碼單元740的塊選擇信號YA<0>為邏輯低位。輸入到第二YI譯碼單元750的塊選擇信號YA<0>為邏輯高位。因此，不管塊選擇信號YA<0>為何，總是使能第一和第二YI譯碼單元740和750。
在測試模式下，通過使能第一和第二YI譯碼單元740和750，4條YI線同時被選取，使得16位測試數(shù)據(jù)可以自第一和第二單元塊110和150輸出。該輸出的測試數(shù)據(jù)由第一和第二組合電路600和600’組合。各組合后的一位測試數(shù)據(jù)在通過各自的第一和第二輸出緩沖器510和520，及各自的第一和第二輸出端衰減器510’和520’的后，輸出到外部電路。
圖12為圖11所示Y計數(shù)器的示意電路圖。
如圖所示，在根據(jù)本發(fā)明優(yōu)選實施例的存儲設(shè)備的正常操作下，Y計數(shù)器接收地址信號AD<0>，然后輸出塊選擇信號YA<0>。若地址信號AD<0>在邏輯低位，則使能第一YI譯碼單元740。若地址信號AD<0>在邏輯高位，則使能第二YI譯碼單元750。
在測試模式下，不管地址信號AD<0>為何，由測試模式控制單元800輸出到第一YI譯碼單元740的塊選擇信號YA<0>總是在邏輯低位。此外，輸出到第二YI譯碼單元750的計數(shù)地址選擇信號YA’<0>總是在邏輯高位。
因此，在測試模式下，不管地址信號AD<0>為何，第一和第二YI譯碼單元740和750總是被使能，而且分別輸出16位測試數(shù)據(jù)。在圖12中，雖然說明了Y計數(shù)器中關(guān)于地址信號AD<0>的部分，但是此Y計數(shù)器部分也有對應(yīng)其它地址信號AD<1>到AD<9>的用途。
圖13為圖11所示Y計數(shù)器的示意電路圖。
除了還包含用來接收控制信號ctrl的MOS晶體管743和743’外，Y計數(shù)器和圖12所示Y計數(shù)器類似。
因此，根據(jù)本發(fā)明，通過使用較小的額外電路并調(diào)整一些電路，存儲設(shè)備可以減少存儲設(shè)備中所有單元的測試時間。
本發(fā)明已根據(jù)具體的實施例詳細說明，但是顯然，在不脫離本發(fā)明的精神和所附權(quán)利要求范圍的前提下，本領(lǐng)域技術(shù)人員可作各種不同的變化和修正。
權(quán)利要求
1.一種存儲設(shè)備，至少包含一個具有第一和第二單元塊的存儲體，其中各存儲體都包含多個單元陣列和用來譯碼輸入的列地址并輸出第一和第二單元塊的列選擇信號的第一和第二譯碼單元，該存儲設(shè)備包含列地址傳輸單元，在測試模式下用來同時使能第一和第二譯碼單元，而不管輸入列地址的位選擇塊信號如何，該信號選擇第一或第二單元塊；第一組合電路，在測試模式下用來組合由第一單元塊的列選擇信號輸出的測試數(shù)據(jù)，且偵測測試數(shù)據(jù)的錯誤；第二組合電路，在測試模式下用來組合由第二單元塊的列選擇信號輸出的測試數(shù)據(jù)，且偵測測試數(shù)據(jù)的錯誤；及第一和第二輸出端衰減器，用來分別輸出輸出自第一和第二組合電路的信號。
2.如權(quán)利要求1所述的存儲設(shè)備，其中列地址傳輸單元，在正常模式下響應(yīng)位選擇塊信號，選擇性地使能該第一或第二譯碼單元。
3.如權(quán)利要求2所述的存儲設(shè)備，其中第一和第二組合電路的每一個都包含用來接收在所有測試數(shù)據(jù)中具有相同值的各組數(shù)據(jù)的第一到第四互斥NOR門；用來分別接收該4個NOR門的每二個輸出信號的第一和第二NAND門；及用來接收第一和第二NAND門輸出信號的NOR門。
4.一種存儲設(shè)備，至少包含一個具有第一和第二單元塊的存儲體，其中各存儲體都具有多個單元陣行，用來在脈沖時間計數(shù)輸入的列地址并隨后輸出的計數(shù)單元，及用來譯碼輸入的列地址并且輸出第一和第二單元塊的列選擇信號的第一和第二譯碼單元，存儲設(shè)備包含測試模式控制器，用來在測試模式時同時使能第一和第二譯碼單元，而不管輸出自計數(shù)單元的列地址如何；第一組合電路，用來在測試模式下組合由第一單元塊的列選擇信號輸出的測試數(shù)據(jù)，且偵測測試數(shù)據(jù)的錯誤；第二組合電路，用來在測試模式下組合由第二單元塊的列選擇信號輸出的測試數(shù)據(jù)，且偵測測試數(shù)據(jù)的錯誤；及第一和第二輸出端衰減器，用來分別輸出輸出自第一和第二組合電路的信號。
全文摘要
一種存儲設(shè)備，包含至少一個具有第一和第二單元塊的存儲體，各存儲體都含有多個單元陣列和用來譯碼輸入的行地址及輸出第一和第二單元塊的列選擇信號的第一和第二譯碼單元，還包含列地址傳輸單元、第一組合電路、第二組合電路、第一和第二輸出端衰減器。
文檔編號G11C11/407GK1499516SQ0315877
公開日2004年5月26日 申請日期2003年9月24日 優(yōu)先權(quán)日2002年10月31日
發(fā)明者李炳在 申請人:海力士半導(dǎo)體有限公司