專利名稱：內(nèi)部修正占空比的延時鎖定環(huán)電路及其占空比修正方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種延時鎖定環(huán)(Delay Locked Loop，DLL)電路，特別涉及一種用于內(nèi)部修正占空比的DLL及其占空比修正方法。
背景技術(shù)：
在例如存儲器件和存儲器控制器之間的數(shù)據(jù)傳輸中，將數(shù)據(jù)與時鐘信號同步之后才發(fā)送數(shù)據(jù)，總線負(fù)載和傳輸頻率就有所增加。因此，使數(shù)據(jù)與時鐘信號同步越來越重要。即，對響應(yīng)于時鐘信號把數(shù)據(jù)載入總線所需的時間進(jìn)行補償，以便將數(shù)據(jù)放置在時鐘信號的邊緣或中心。在鎖相環(huán)電路(PhaseLocked Loop，PLL)和延時鎖定環(huán)(DLL)電路之間，通常在存儲器件中使用DLL。
在雙倍數(shù)據(jù)率(Double Data Rate，DDR)接口中，在時鐘信號的上升沿和下降沿都輸出數(shù)據(jù)，當(dāng)時鐘信號的占空比不是50％時，上升沿的數(shù)據(jù)間隔輸出與下降沿的數(shù)據(jù)間隔輸出不同。在這種情況下，由于采用更小的數(shù)據(jù)間隔來定義用于時鐘轉(zhuǎn)換的有效數(shù)據(jù)窗口，就減少了定時邊限(timing margin)。因此，需要占空比修正器(Duty Cycle Corrector，DCC)來修正時鐘信號的占空比。
圖1是具有傳統(tǒng)DCC的寄存器控制的DLL10的方框圖。
參照圖1，寄存器控制的DLL10包含相位檢測器11、控制電路12、選擇電路13、延時鏈14、第一及第二相位內(nèi)插器15和補償延時16。
DLL10具有一個粗略環(huán)路和一個精確環(huán)路。DLL10用延時鏈14，即延時線，來控制粗略鎖定間隔的延時，并且使用第一和第二相位內(nèi)插器15來控制精確鎖定間隔的延時。
在傳統(tǒng)的現(xiàn)有技術(shù)中，第一和第二混相器17連接到第一和第二相位內(nèi)插器15的輸出端，來產(chǎn)生其占空比得到修正的內(nèi)部時鐘信號DLCLK_F和DLCLK_S。第一和第二混相器17各自包含兩個反相器21和23，并且具有如圖2所示的混相器20的公共輸出端。因此，在輸入到反相器21的信號IN1的上升沿和輸入到反相器23的信號IN2的上升沿之間產(chǎn)生輸出信號OUT的上升沿。同樣，在輸入到反相器21的信號IN1的下降沿和輸入到反相器23的信號IN2的下降沿之間產(chǎn)生輸出信號OUT的下降沿。
但是，使用混相器20的占空比修正方法有著如下缺陷第一，DCC的范圍與信號IN1及IN2的斜坡有關(guān)。即，IN1和IN2的斜坡必須平緩，才能有利于DCC，因此將大容量的電容器C1、C2和C3連接到反相器21及23的輸入端和公共輸出端。如果一個外部時鐘信號ECLK的占空比具有40對60或60對40的比率，DCC可能會工作不正常，同時功率消耗增加，這就限制了工作頻率。第二，由于混相器中存在延時，就減少了對于有效輸出延時時間(tSAC)的時鐘邊限。

發(fā)明內(nèi)容
本發(fā)明提供一種具有占空比修正器(DCC)的延時鎖定環(huán)(DLL)電路，這種DLL電路具有較大的占空比修正范圍，功率消耗很少，對工作頻率的限制很少，并且能夠改善存儲器件的特性。
本發(fā)明同時提供一種DLL占空比修正方法。根據(jù)本發(fā)明的實施例，具有占空比修正器的延時鎖定環(huán)電路包含相位檢測器、第一控制電路、第二控制電路、延時線單元、第一相位內(nèi)插器、第二相位內(nèi)插器和第三相位內(nèi)插器。
相位檢測器檢測外部時鐘信號和內(nèi)部時鐘反饋信號之間的相位差，并且根據(jù)該相位差產(chǎn)生上信號(up-signal)和下信號(down-signal)。第一控制電路，響應(yīng)于上信號和下信號，產(chǎn)生第一控制信號，用于粗略鎖定外部時鐘信號和內(nèi)部時鐘反饋信號之間的相位差；并且產(chǎn)生第二控制信號，用于精確鎖定所述相位差。第二控制電路，響應(yīng)于上信號和下信號，產(chǎn)生第三控制信號，用于粗略修正外部時鐘信號的占空比；并且產(chǎn)生第四控制信號，用于精確修正外部時鐘信號的占空比。
延時線單元包含多個串聯(lián)的延時單元。延時線單元通過延時單元對外部時鐘信號進(jìn)行延時，響應(yīng)于某些第一控制信號而選擇第一延時單元的輸出信號，響應(yīng)于其余的第一控制信號而選擇第二延時單元的輸出信號，并且響應(yīng)于第三控制信號而選擇第三延時單元的輸出信號。
第一相位內(nèi)插器，響應(yīng)于某些第二控制信號，內(nèi)插第一延時單元的輸出信號，產(chǎn)生第一輸出信號和第二輸出信號，把第一輸出信號作為內(nèi)部時鐘反饋信號之一提供給相位檢測器，并且把第二輸出信號作為第一內(nèi)部時鐘信號輸出。第二相位內(nèi)插器，響應(yīng)于其余的第二控制信號，內(nèi)插第二延時單元的輸出信號，產(chǎn)生輸出信號，并且把輸出信號作為另一個內(nèi)部時鐘反饋信號提供給相位檢測器。第三相位內(nèi)插器，響應(yīng)于第四控制信號，內(nèi)插第三延時單元的輸出信號，產(chǎn)生輸出信號，并且把輸出信號作為第二內(nèi)部時鐘信號輸出。
延時鎖定環(huán)電路還包括補償延時，該補償延時接受第一相位內(nèi)插器的第一輸出信號和第二相位內(nèi)插器的輸出信號，對其執(zhí)行預(yù)定時間的延時，并且將已延時的第一輸出信號和已延時的輸出信號輸出到相位檢測器。
第二控制電路包括第一占空比修正控制電路，響應(yīng)于上信號和下信號，產(chǎn)生用于占空比修正的上信號和下信號；和第二占空比修正控制電路，響應(yīng)于用于占空比修正的上信號和下信號，產(chǎn)生第三控制信號和第四控制信號。
當(dāng)涉及上升沿的上信號和涉及下降沿的上信號都被激活時，用于占空比修正的上信號也被激活。當(dāng)涉及上升沿的下信號和涉及下降沿的下信號都被激活時，用于占空比修正的下信號也被激活。
第三延時單元處于第一延時單元和第二延時單元之間的中心處。
鎖定后，第一相位內(nèi)插器的第一輸出信號的上升沿與外部時鐘信號的上升沿精確同步。第一相位內(nèi)插器的第二輸出信號具有響應(yīng)于鎖定后的第一相位內(nèi)插器的第一輸出信號的上升沿而產(chǎn)生的脈沖。鎖定后，第二相位內(nèi)插器的輸出信號的上升沿與外部時鐘信號的下降沿精確同步。第三相位內(nèi)插器的輸出信號具有響應(yīng)于鎖定后的其占空比已得到修正的信號的下降沿而產(chǎn)生的脈沖。
根據(jù)本發(fā)明的另一個方面，在實施例中提供一種延時鎖定環(huán)電路的占空比修正方法，該延時鎖定環(huán)電路具有包含多個串聯(lián)連接的延時單元的延時線單元，該方法包括以下步驟(a)到(g)在步驟(a)中，檢測外部時鐘信號和內(nèi)部時鐘反饋信號之間的相位差，并且根據(jù)該相位差產(chǎn)生上信號和下信號。在步驟(b)中，響應(yīng)于上信號和下信號，產(chǎn)生第一控制信號，用于粗略鎖定外部時鐘信號和內(nèi)部時鐘反饋信號之間的相位差；并且產(chǎn)生第二控制信號，用于精確鎖定上述相位差。在步驟(c)中，產(chǎn)生第三控制信號，用于粗略修正外部時鐘信號的占空比誤差；并且產(chǎn)生第四控制信號，用于精確修正外部時鐘信號的占空比誤差。
在步驟(d)中，響應(yīng)于涉及上升沿的第一控制信號，選擇第一延時單元的輸出信號；響應(yīng)于涉及下降沿的第一控制信號，選擇第二延時單元的輸出信號；并且響應(yīng)于第三控制信號，選擇處于第一延時單元和第二延時單元之間的中心處的第三延時單元的輸出信號。
在步驟(e)中，響應(yīng)于涉及上升沿的第二控制信號，內(nèi)插第一延時單元的輸出信號；產(chǎn)生第一輸出信號和第二輸出信號；把第一輸出信號作為內(nèi)部時鐘反饋信號之一提供；并且把第二輸出信號作為第一內(nèi)部時鐘信號輸出。在步驟(f)中，響應(yīng)于涉及下降沿的第二控制信號，內(nèi)插第二延時單元的輸出信號；產(chǎn)生輸出信號；并且把該輸出信號作為另一個內(nèi)部時鐘反饋信號提供。在步驟(g)中，響應(yīng)于第四控制信號，內(nèi)插第三延時單元的輸出信號；產(chǎn)生輸出信號，并且把該輸出信號作為第二內(nèi)部時鐘信號輸出。
步驟(c)還可包括響應(yīng)于上信號和下信號，產(chǎn)生用于占空比修正的上信號和下信號；并且響應(yīng)于用于占空比修正的上信號和下信號，產(chǎn)生第三控制信號和第四控制信號。當(dāng)涉及上升沿的上信號和涉及下降沿的上信號都被激活時，用于占空比修正的上信號也被激活。當(dāng)涉及上升沿的下信號和涉及下降沿的下信號都被激活時，用于占空比修正的下信號也被激活。


通過下面參照附圖，對示例性實施例進(jìn)行的詳細(xì)說明，本發(fā)明的上述和其他特點和優(yōu)點將會更加清楚。
圖1是具有傳統(tǒng)占空比修正器(DCC)的寄存器控制的延時鎖定環(huán)電路(DLL)的方框圖；圖2是圖1所示混相器的電路圖；圖3是根據(jù)本發(fā)明的實施例的具有占空比修正器(DCC)的DLL的方框圖；圖4是圖3所示第一控制電路的詳細(xì)方框圖；圖5是圖3所示第二控制電路的詳細(xì)方框圖；圖6是圖5所示第一占空比修正控制電路的詳細(xì)電路圖；圖7是圖5所示第二占空比修正控制電路的詳細(xì)電路圖；圖8是圖3所示延時線單元的詳細(xì)方框圖；和圖9A和9B是說明根據(jù)本發(fā)明的實施例的具有圖3所示DCC的DLL的操作的時序圖。
具體實施例方式
附圖示出本發(fā)明的優(yōu)選實施例，以下將參照附圖，更全面地說明本發(fā)明。
圖3是根據(jù)本發(fā)明的實施例的具有占空比修正器(DCC)的DLL30的方框圖。
參照圖3，DLL30包含相位檢測器31、第一控制電路32、第二控制電路33、延時線單元34、第一相位內(nèi)插器35、第二相位內(nèi)插器36、第三相位內(nèi)插器37和補償延時38。
DLL30能夠修正占空比。用于雙倍數(shù)據(jù)率(DDR)系統(tǒng)的傳統(tǒng)DLL包含兩個用來控制上升沿和下降沿的環(huán)路，還包含一個用來修正占空比的混相器。相反，在DLL30中包含另一個環(huán)路，用于替代混相器來修正占空比。即，在圖1所示的傳統(tǒng)DLL中，增加第二控制電路33和第三相位內(nèi)插器37，同時延時線單元34的配置和操作與圖1所示的傳統(tǒng)DLL的延時鏈14和選擇電路13不同。
相位檢測器31檢測外部時鐘信號ECLK和補償延時38的輸出信號之間的相位差，來產(chǎn)生相應(yīng)于外部時鐘信號ECLK和該輸出信號的上信號UP_F/S和下信號DN_F/S。補償延時38接收內(nèi)部時鐘反饋信號，即第一相位內(nèi)插器35的輸出信號DLCLK_F_R的反相信號/DLCLK_F_R和第二相位內(nèi)插器36的輸出信號DLCLK_S_R，并在預(yù)定時間內(nèi)對其進(jìn)行延時。該預(yù)定時間表示半導(dǎo)體存儲器件的數(shù)據(jù)通路的延時，即響應(yīng)于外部時鐘信號ECLK，通過數(shù)據(jù)通路將輸出數(shù)據(jù)輸出到輸出端衰減器所需的時間。
DLL中可不必包含補償延時38。在這種情況下，將內(nèi)部時鐘反饋信號/DLCLK_F_R和DLCLK_S_R直接輸入到相位檢測器31。
第一控制電路32響應(yīng)于上信號UP_F/S和下信號DN_F/S，產(chǎn)生第一控制信號EUP_F/S、EDN_F/S、OUP_F/S和ODN_F/S，以便對外部時鐘信號ECLK與內(nèi)部時鐘反饋信號/DLCLK_F_R和/DLCLK_S_R之間的相位差進(jìn)行粗略鎖定，并且產(chǎn)生第二控制信號WUP_F/S和WDN_F/S，以便對外部時鐘信號ECLK與內(nèi)部時鐘反饋信號/DLCLK_F_R和/DLCLK_S_R之間的相位差進(jìn)行精確鎖定。
第二控制電路33響應(yīng)于上信號UP_F/S和下信號DN_F/S，產(chǎn)生第三控制信號EUP_C、EDN_C、OUP_C和ODN_C，以便對外部時鐘信號ECLK的占空比誤差進(jìn)行粗略修正，并且產(chǎn)生第四控制信號WUP_C和WDN_C，以便對外部時鐘信號ECLK的占空比誤差進(jìn)行精確修正。后面將詳細(xì)說明第一控制電路32和第二控制電路33的配置和操作。
后帶“F”的信號涉及時鐘信號的上升沿，后帶“S”的信號涉及時鐘信號的下降沿。后帶“C”的信號涉及時鐘信號的占空比。
第一控制信號EUP_F/S、EDN_F/S、OUP_F/S和ODN_F/S及第三控制信號EUP_C、EDN_C、OUP_C和ODN_C用來控制粗略鎖定間隔的延時，并且被輸入到延時線單元34。第二控制信號WUP_F/S和WDN_F/S及第四控制信號WUP_C和WDN_C用來控制精確鎖定間隔的延時。第二控制信號WUP_F/S和WDN_F/S被輸入到第一相位內(nèi)插器35和第二相位內(nèi)插器36，第四控制信號WUP_C和WDN_C被輸入到第三相位內(nèi)插器37。
延時線單元34包含選擇電路34a和延時鏈34b。延時鏈34b包含多個串聯(lián)連接的延時單元，并且通過延時單元對外部時鐘信號ECLK進(jìn)行延時。
具體地說，延時線單元34響應(yīng)于第一控制信號EUP_F/S、EDN_F/S、OUP_F/S和ODN_F/S中涉及上升沿的控制信號EUP_F、EDN_F、OUP_F和ODN_F，選擇和輸出延時鏈34b中兩個彼此相鄰的第一延時單元(例如第21延時單元和第22延時單元)的輸出信號EOUT_F和OOUT_F。此外，延時線單元34響應(yīng)于第一控制信號EUP_F/S、EDN_F/S、OUP_F/S和ODN_F/S中涉及下降沿的控制信號EUP_F、EDN_F、OUP_F和ODN_F，選擇和輸出延時鏈34b中兩個彼此相鄰的第二延時單元(例如第15延時單元和第16延時單元)的輸出信號EOUT_S和OOUT_S。而且，延時線單元34響應(yīng)于第三控制信號EUP_C、EDN_C、OUP_C和ODN_C，選擇和輸出延時鏈34b中處于第一延時單元和第二延時單元之間的中心處的兩個彼此相鄰的第三延時單元(例如第18延時單元和第19延時單元)的輸出信號EOUT_C和OOUT_C。這樣，延時線單元34就能夠控制粗略鎖定間隔的延時。
選擇電路34a響應(yīng)于第一控制信號EUP_F/S、EDN_F/S、OUP_F/S和ODN_F/S中涉及上升沿的控制信號EUP_F、EDN_F、OUP_F和ODN_F，產(chǎn)生選擇信號SEL1_F至SELn_F；響應(yīng)于第一控制信號EUP_F/S、EDN_F/S、OUP_F/S和ODN_F/S中涉及下降沿的控制信號EUP_S、EDN_S、OUP_S和ODN_S，產(chǎn)生選擇信號SEL1_S至SELn_S；并且響應(yīng)于第三控制信號EUP_C、EDN_C、OUP_C和ODN_C，產(chǎn)生選擇信號SEL1_C至SELn_C。
選擇信號SEL1_F至SELn_F是用于選擇延時鏈34b中的兩個第一延時單元的輸出信號EOUT_F和OOUT_F的信號，以便降低外部時鐘信號ECLK的上升沿與內(nèi)部時鐘反饋信號/DLCLK_F_R的上升沿之間的相位差。選擇信號SEL1_S至SELn_S是用于選擇延時鏈34b中的兩個第二延時單元的輸出信號EOUT_S和OOUT_S的信號，以便降低外部時鐘信號ECLK的下降沿和內(nèi)部時鐘反饋信號DLCLK_S_R的下降沿之間的相位差。選擇信號SEL1_C至SELn_C是用于選擇延時鏈34b中的兩個第三延時單元的輸出信號EOUT_C和OOUT_C的信號，以便把占空比調(diào)整到50％。
為了控制涉及精確鎖定間隔中的相位的精確延時，第一延時單元的輸出信號EOUT_F和OOUT_F被輸入到第一相位內(nèi)插器35，第二延時單元的輸出信號EOUT_S和OOUT_S被輸入到第二相位內(nèi)插器36。為了控制涉及精確鎖定間隔中的占空比的精確延時，第三延時單元的輸出信號EOUT_C和OOUT_C被輸入到第三相位內(nèi)插器。
第一相位內(nèi)插器35響應(yīng)于加權(quán)信息信號，即第一控制電路32輸入的第二控制信號WUP_F和WDN_F，內(nèi)插第一延時單元的輸出信號EOUT_F和OOUT_F；以及產(chǎn)生第一輸出信號DLCLK_F_R和第二輸出信號DLCLK_F。第一輸出信號DLCLK_F_R作為內(nèi)部時鐘反饋信號之一、經(jīng)反相器39提供給補償延時38，第二輸出信號DLCLK_F用作存儲器件的一個內(nèi)部時鐘信號。
第二相位內(nèi)插器36響應(yīng)于加權(quán)信息信號，即第一控制電路32輸入的第二控制信號WUP_S和WDN_S，內(nèi)插第二延時單元的輸出信號EOUT_S和OOUT_S；以及產(chǎn)生輸出信號DLCLK_S_R。輸出信號DLCLK_S_R作為另一個內(nèi)部時鐘反饋信號、提供給補償延時38。
第三相位內(nèi)插器37響應(yīng)于加權(quán)信息信號，即第二控制電路33輸入的第四控制信號WUP_C和WDN_C，內(nèi)插第三延時單元的輸出信號EOUT_C和OOUT_C，以及產(chǎn)生輸出信號DLCLK_C。輸出信號DLCLK_C用作存儲器件的另一個內(nèi)部時鐘信號。
如圖9A和9B的時序圖所示，鎖定后，第一相位內(nèi)插器35的第一輸出信號DLCLK_F_R的上升沿與外部時鐘信號的上升沿精確同步。第一相位內(nèi)插器35的第二輸出信號DLCLK_F具有響應(yīng)于鎖定后的第一輸出信號DLCLK_F_R的上升沿而產(chǎn)生的脈沖。鎖定后，第二相位內(nèi)插器36的輸出信號DLCLK_S_R的上升沿與外部時鐘信號ECLK的下降沿精確同步。第三相位內(nèi)插器37的第三輸出信號DLCLK_C具有響應(yīng)于鎖定后的其占空比被調(diào)整到50％的信號的下降沿而產(chǎn)生的脈沖。
圖4是如圖3所示的第一控制電路32的詳細(xì)方框圖。參照圖4，第一控制電路32包含上升沿控制電路41和下降沿控制電路43。
上升沿控制電路41響應(yīng)于涉及上升沿的上信號UP_F和下信號DN_F，產(chǎn)生第一控制信號中涉及上升沿的控制信號EUP_F、EDN_F、OUP_F和ODN_F，以及產(chǎn)生第二控制信號中涉及上升沿的控制信號WUP_F和WDN_ F。下降沿控制電路43響應(yīng)于涉及下降沿的上信號UP_S和下信號DN_S，產(chǎn)生第一控制信號中涉及下降沿的控制信號EUP_S、EDN_S、OUP_S和ODN_S，以及產(chǎn)生第二控制信號中涉及下降沿的控制信號WUP_S和WDN_S。
以下將參照圖9A和9B的時序圖說明上升沿控制電路41和下降沿控制電路43的操作。
圖5是圖3所示的第二控制電路33的詳細(xì)方框圖。參照圖5，第二控制電路33包含第一占空比修正控制電路51和第二占空比修正控制電路53。
第一占空比修正控制電路51響應(yīng)于上信號UP_F和UP_S及下信號DN_F和DN_S，產(chǎn)生用于占空比修正的上信號UP_C和下信號DN_C。第二占空比修正控制電路53響應(yīng)于用于占空比修正的上信號UP_C和下信號DN_C，產(chǎn)生第三控制信號EUP_C、EDN_C、OUP_C和ODN_C及第四控制信號WUP_C和WDN_C。
具體來說，當(dāng)涉及上升沿的上信號UP_F和涉及下降沿的上信號UP_S都被激活時，第一占空比修正控制電路51激活用于占空比修正的上信號UP_C，以便能夠選擇延時線單元34中處于第一延時單元和第二延時單元之間的中心處的第三延時單元的輸出信號EOUT_C和OOUT_C。此外，當(dāng)涉及上升沿的下信號DN_F和涉及下降沿的下信號DN_S都被激活時，第一占空比修正控制電路51激活用于占空比修正的下信號DN_C。
圖6是圖5的第一占空比修正控制電路51的詳細(xì)電路圖，圖7是圖5的第二占空比修正控制電路53的詳細(xì)電路圖。
參照圖6，第一占空比修正控制電路51包含與非門61和62及反相器63和64。參照圖7，第二占空比修正控制電路53包含控制電路71、與非門72至79和84至85、以及反相器80至83。以下將參照圖9的時序圖，詳細(xì)說明第一占空比修正控制電路51和第二占空比修正控制電路53的操作。
圖8是圖3的延時線單元34的詳細(xì)方框圖。
參照圖8，延時線單元34包含選擇電路34a和延時鏈34b。延時鏈34b包含多個串聯(lián)連接的延時單元B1至Bn，可通過延時單元對外部時鐘信號ECLK進(jìn)行延時。
選擇電路34a包含多個選擇器A1到An。如上所述，選擇電路34a響應(yīng)于第一控制信號中涉及上升沿的控制信號EUP_F、EDN_F、OUP_F和ODN_F，產(chǎn)生選擇信號SEL1_F至SELn_F；并且響應(yīng)于第一控制信號中涉及下降沿的控制信號EUP_S、EDN_S、OUP_S和ODN_S，產(chǎn)生選擇信號SEL1_S至SELn_S；并且響應(yīng)于第三控制信號EUP_C、EDN_C、OUP_C和ODN_C，產(chǎn)生選擇信號SEL1_C至SELn_C。
選擇信號SEL1_F至SELn_F用于選擇延時鏈34b中兩個彼此相鄰的第一延時單元的輸出信號EOUT_F和OOUT_F，它們被成對激活。選擇信號SEL1_S至SELn_S用于選擇延時鏈34b中兩個彼此相鄰的第二延時單元的輸出信號EOUT_S和OOUT_S，它們被成對激活。選擇信號SEL1_C至SELn_C用于選擇延時鏈34b中兩個彼此相鄰的第三延時單元的輸出信號EOUT_C和OOUT_C的，它們被成對激活。
因此，響應(yīng)于第一控制信號中涉及上升沿的控制信號EUP_F、EDN_F、OUP_ F和ODN_F，激活兩個彼此相鄰的第一延時單元(例如第21和第22延時單元B21和B22)的兩個選擇信號SEL21_F和SEL22_F，這樣就選擇和輸出延時單元B21和B22的輸出信號EOUT_F和OOUT_F。此外，響應(yīng)于第一控制信號中涉及下降沿的控制信號EUP_S、EDN_S、OUP_S和ODN_S，激活兩個彼此相鄰的第二延時單元(例如第15和第16延時單元B15和B16)的兩個選擇信號SEL15_F和SEL16_F，這樣就選擇和輸出延時單元B15和B16的輸出信號EOUT_S和OOUT_S。而且，響應(yīng)于第三控制信號EUP_C、EDN_C、OUP_C和ODN_C，激活處于第一延時單元和第二延時單元之間的中心處的兩個彼此相鄰的第三延時單元(例如第18和第19延時單元B18和B19)的兩個選擇信號SEL18_F和SEL19_F，這樣就選擇和輸出延時單元B18和B19的輸出信號EOUT_C和OOUT_C。
圖9A和圖9B是根據(jù)本發(fā)明的實施例的具有DCC的DLL的操作的時序圖?，F(xiàn)在參考圖9A和9B，對DLL的操作和占空比修正方法進(jìn)行詳細(xì)說明。
如果將具有并非50％的占空比的外部時鐘信號ECLK輸入到DLL，將內(nèi)部時鐘反饋信號，即第一相位內(nèi)插器35的輸出信號DLCLK_F_R的反相信號/DLCLK_F_R和第二相位內(nèi)插器36的輸出信號DLCLK_S_R，輸入到補償延時38，并對其執(zhí)行預(yù)定時間的延時。隨后，相位檢測器31檢測外部時鐘信號ECLK與補償延時38的輸出信號之間的相位差，并且產(chǎn)生上信號UP_F和UP_S及下信號DN_F和DN_S。
響應(yīng)于上信號UP_F和UP_S及下信號DN_F和DN_S，在第一控制電路32中產(chǎn)生控制信號EUP_F、OUP_F、EDN_F、ODN_F、EUP_S、OUP_S、EDN_S和DN_S，用于對外部時鐘信號ECLK與內(nèi)部時鐘反饋信號/DLCLK_F_R和DLCLK_S_R之間的相位差進(jìn)行粗略鎖定；并且產(chǎn)生控制信號WUP_F、WDN_F、WUP_S和WDN_S，用于進(jìn)行精確鎖定。
如圖9A和9B中的時序圖所示，產(chǎn)生分別對應(yīng)于信號UP_F的偶數(shù)周期和奇數(shù)周期的信號EUP_F和OUP_F。產(chǎn)生分別對應(yīng)于信號UP_S的偶數(shù)周期和奇數(shù)周期的信號EUP_S和OUP_S。產(chǎn)生分別對應(yīng)于信號DN_F的偶數(shù)周期和奇數(shù)周期的信號EDN_F和ODN_F。產(chǎn)生分別對應(yīng)于信號DN_S的偶數(shù)周期和奇數(shù)周期的信號EDN_S和ODN_S。
響應(yīng)于上信號UP_F和UP_S及下信號DN_F和DN_S，在第二控制電路33中產(chǎn)生用于占空比修正的上信號UP_C和用于占空比修正的下信號DN_C。當(dāng)涉及上升沿的上信號UP_F和涉及下降沿的上信號UP_S都被激活到邏輯狀態(tài)“高”時，用于占空比修正的上信號UP_C也被激活到邏輯狀態(tài)“高”。同樣，當(dāng)涉及上升沿的下信號DN_F和涉及下降沿的下信號DN_S都被激活到邏輯狀態(tài)“高”時，用于占空比修正的下信號DN_C也被激活到邏輯狀態(tài)“高”。在圖9的時序圖中，涉及上升沿的上信號UP_F和涉及下降沿的上信號UP_S都被激活，而涉及上升沿的下信號DN_F和涉及下降沿的下信號DN_S未被激活。
隨后，響應(yīng)于用于占空比修正的上信號UP_C和下信號DN_C，在第二控制電路33中產(chǎn)生第三控制信號EUP_C、EDN_C、OUP_C和ODN_S，用于對外部時鐘信號ECLK進(jìn)行占空比誤差的粗略修正；并且產(chǎn)生第四控制信號WUP_C和WDN_C，用于進(jìn)行占空比誤差的精確修正。
產(chǎn)生分別對應(yīng)于信號UP_C的偶數(shù)周期和奇數(shù)周期的信號EUP_C和OUP_C。產(chǎn)生分別對應(yīng)于信號DN_C的偶數(shù)周期和奇數(shù)周期的信號EDN_C和ODN_C。
隨后，在延時線單元34中，響應(yīng)于第一控制信號EUP_F、OUP_F、EDN_F、ODN_F、EUP_S、OUP_S、EDN_S和ODN_S中涉及上升沿的控制信號EUP_F、EDN_F、OUP_F和ODN_F，把兩個彼此相鄰的第一延時單元(例如第21和第22延時單元)的兩個選擇信號SEL21_F和SEL22_F激活到邏輯狀態(tài)“高”。這樣，第21和22延時單元的輸出信號被選擇，并作為輸出信號EOUT_F和OOUT_F輸出。
而且，在延時線單元34中，響應(yīng)于第一控制信號EUP_F、OUP_F、EDN_F、ODN_F、EUP_S、OUP_S、EDN_S和ODN_S中涉及下降沿的控制信號EUP_S、EDN_S、OUP_S和ODN_S，把兩個彼此相鄰的第二延時單元(例如第15和第16延時單元)的兩個選擇信號SEL15_S和SEL16_S激活到邏輯狀態(tài)“高”。這樣，第15和16延時單元的輸出信號被選擇，并作為輸出信號EOUT_S和OOUT_S輸出。
在延時線單元34中，響應(yīng)于第三控制信號EUP_C、EDN_C、OUP_C和ODN_C，把兩個彼此相鄰的處于第一延時單元和第二延時單元之間的中心處的第三延時單元(例如第18和第19延時單元)的兩個選擇信號SEL18_C和SEL19_C激活到邏輯“高”狀態(tài)。這樣，第18和19延時單元的輸出信號被選擇，并作為輸出信號EOUT_C和OOUT_C輸出。因此，輸出信號EOUT_F和OOUT_F、輸出信號EOUT_S和OOUT_S及輸出信號EOUT_C和OOUT_C，被相對外部時鐘信號ECLK粗略鎖定。
隨后，在第一相位內(nèi)插器35中，響應(yīng)于第二控制信號WUP_F和WDN_F，內(nèi)插輸出信號EOUT_F和OOUT_F，并且產(chǎn)生其上升沿與外部時鐘信號的上升沿同步的信號DLCLK_F_R。同時，產(chǎn)生第一內(nèi)部時鐘信號DLCLK_F，該信號具有響應(yīng)于DLCLK_F_R的上升沿而產(chǎn)生的脈沖。將信號DLCLK_F_R反相，并且作為內(nèi)部時鐘反饋信號之一提供給補償延時38，第一內(nèi)部時鐘信號DLCLK_F用作存儲器件中的一個內(nèi)部時鐘信號。
在第二相位內(nèi)插器36中，響應(yīng)于第二控制信號WUP_S和WDN_S，內(nèi)插輸出信號EOUT_S和OOUT_S，并且產(chǎn)生其上升沿與外部時鐘信號ECLK的下降沿精確同步的信號DLCLK_S_R。信號DLCLK_S_R作為另一個內(nèi)部時鐘反饋信號，提供給補償延時38。
在第三相位內(nèi)插器37中，響應(yīng)于第四控制信號WUP_C和WDN_C，內(nèi)插輸出信號EOUT_C和OOUT_C，并且產(chǎn)生第二內(nèi)部時鐘信號DLCLK_C，該信號的上升沿在信號DLCLK_S_R的上升沿和信號DLCLK_F_R的下降沿之間的中心處開始。結(jié)果，第二內(nèi)部時鐘信號DLCLK_C的上升沿與具有50％占空比的理想外部時鐘信號ECLK′的下降沿同步。第二內(nèi)部時鐘信號DLCLK_C用作存儲器件中的另一個內(nèi)部時鐘信號。
如上所述，在根據(jù)本實施例的DLL電路中，即使輸入具有非50％占空比的外部時鐘信號ECLK，通過產(chǎn)生其上升沿與外部時鐘信號ECLK的上升沿同步的第一內(nèi)部時鐘信號DLCLK_F，以及產(chǎn)生其上升沿與理想外部時鐘信號ECLK′的下降沿同步的第二內(nèi)部時鐘信號DLCLK_C，可以把占空比修正為50％。
如果輸入具有50％占空比的理想外部時鐘信號ECLK′，在延時線單元34中選擇兩個彼此相鄰的延時單元，并且從所選擇的延時單元中輸出輸出信號EOUT_F和OOUT_F、輸出信號EOUT_S和OOUT_S及輸出信號EOUT_C和OOUT_C。結(jié)果，反饋信號DLCLK_F_R的上升沿與理想外部時鐘信號ECLK′的上升沿同步，反饋信號DLCLK_S_R的上升沿與理想外部時鐘信號ECLK′的下降沿同步。因此，第一內(nèi)部時鐘信號DLCLK_F的上升沿與理想外部時鐘信號ECLK′的上升沿同步，第二內(nèi)部時鐘信號DLCLK_S的上升沿與理想外部時鐘信號ECLK′的下降沿同步。
如上所述，根據(jù)本發(fā)明的DLL電路在不使用混相器的情況下，就可以內(nèi)部修正占空比。由于不包含混相器，DLL電路可以具有較寬的占空比修正范圍，只消耗很少的功率，基本沒有對工作頻率的限制，并且能夠改善存儲器件的特性。
雖然已經(jīng)參照本發(fā)明的示例性實施例，具體示出和說明了本發(fā)明，本領(lǐng)域的普通技術(shù)人員應(yīng)該理解，在不脫離所附的權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下，可以進(jìn)行形式和細(xì)節(jié)上的各種改變。
權(quán)利要求
1.一種具有占空比修正器的延時鎖定環(huán)電路，所述延時鎖定環(huán)電路包括相位檢測器，用于檢測外部時鐘信號與內(nèi)部時鐘反饋信號之間的相位差，并且根據(jù)所述相位差產(chǎn)生上信號和下信號；第一控制電路，用于響應(yīng)于所述上信號和所述下信號，產(chǎn)生第一控制信號，用于粗略鎖定所述外部時鐘信號與所述內(nèi)部時鐘反饋信號之間的相位差，并且產(chǎn)生第二控制信號，用于精確鎖定所述相位差；第二控制電路，用于響應(yīng)于所述上信號和所述下信號，產(chǎn)生第三控制信號，用于所述外部時鐘信號的占空比誤差的粗略修正，并且產(chǎn)生第四控制信號，用于所述外部時鐘信號的占空比誤差的精確修正；和延時線單元，包含多個串聯(lián)連接的延時單元，通過所述延時單元對所述外部時鐘信號進(jìn)行延時，響應(yīng)于某些所述第一控制信號，從所述多個延時單元中選擇第一延時單元的輸出信號，響應(yīng)于其余的所述第一控制信號，從所述多個延時單元中選擇第二延時單元的輸出信號，響應(yīng)于所述第三控制信號，從所述多個延時單元中選擇第三延時單元的輸出信號。
2.如權(quán)利要求1所述的延時鎖定環(huán)電路，其中，某些所述第一控制信號涉及所述外部時鐘信號的上升沿，所述第一控制信號的其余信號涉及所述外部時鐘的下降沿。
3.如權(quán)利說明2所述的延時鎖定環(huán)電路，其中，某些所述第二控制信號涉及所述外部時鐘信號的上升沿，所述第二控制信號的其余信號涉及所述外部時鐘的下降沿。
4.如權(quán)利要求3所述的延時鎖定環(huán)電路，其中，所述第一控制電路包括上升沿控制電路，響應(yīng)于涉及所述上升沿的上信號和下信號，產(chǎn)生所述第一控制信號中涉及所述上升沿的控制信號，并且產(chǎn)生所述第二控制信號中涉及所述上升沿的控制信號；和下降沿控制電路，響應(yīng)于涉及所述下降沿的上信號和下信號，產(chǎn)生所述第一控制信號中涉及所述下降沿的控制信號，并且產(chǎn)生所述第二控制信號中涉及所述下降沿的控制信號。
5.如權(quán)利要求3所述的延時鎖定環(huán)電路，其中，所述第二控制電路包括第一占空比修正控制電路，響應(yīng)于所述上信號和所述下信號，產(chǎn)生用于占空比修正的上信號和下信號；和第二占空比修正控制電路，響應(yīng)于用于占空比修正的所述上信號和所述下信號，產(chǎn)生所述第三控制信號和所述第四控制信號。
6.如權(quán)利要求5所述的延時鎖定環(huán)電路，其中，當(dāng)涉及所述上升沿的所述上信號和涉及所述下降沿的所述上信號都被激活時，用于占空比修正的所述上信號也被激活。
7.如權(quán)利要求5所述的延時鎖定環(huán)電路，其中，當(dāng)涉及所述上升沿的所述下信號和涉及所述下降沿的所述下信號都被激活時，用于占空比修正的所述下信號也被激活。
8.如權(quán)利要求1所述的延時鎖定環(huán)電路，其中，在所述第一延時單元和所述第二延時單元之間的中心處選擇所述第三延時單元。
9.如權(quán)利要求1所述的延時鎖定環(huán)電路，還包括第一相位內(nèi)插器，響應(yīng)于某些所述第二控制信號，內(nèi)插所述第一延時單元的所述輸出信號，產(chǎn)生第一輸出信號和第二輸出信號，把所述第一輸出信號作為內(nèi)部時鐘反饋信號之一提供給所述相位檢測器，并且把所述第二輸出信號作為第一內(nèi)部時鐘信號輸出；第二相位內(nèi)插器，響應(yīng)于其余的所述第二控制信號，內(nèi)插所述第二延時單元的所述輸出信號，產(chǎn)生輸出信號，并且把所述輸出信號作為另一個所述內(nèi)部時鐘反饋信號提供給所述相位檢測器；和第三相位內(nèi)插器，響應(yīng)于所述第四控制信號，內(nèi)插所述第三延時單元的所述輸出信號，產(chǎn)生輸出信號，并且把所述輸出信號作為第二內(nèi)部時鐘信號輸出。
10.如權(quán)利要求9所述的延時鎖定環(huán)電路，還包括補償延時，接收所述第一相位內(nèi)插器的所述第一輸出信號和所述第二相位內(nèi)插器的所述輸出信號，對這些信號進(jìn)行預(yù)定時間的延時，并且將所述第一相位內(nèi)插器的已延時的第一輸出信號和所述第二相位內(nèi)插器的已延時的輸出信號輸出到所述相位檢測器。
11.如權(quán)利要求9所述的延時鎖定環(huán)電路，其中，在鎖定后，所述第一相位內(nèi)插器的所述第一輸出信號的上升沿與所述外部時鐘信號的所述上升沿精確同步。
12.如權(quán)利要求9所述的延時鎖定環(huán)電路，其中，所述第一相位內(nèi)插器的所述第二輸出信號具有響應(yīng)于鎖定后的所述第一相位內(nèi)插器的所述第一輸出信號的上升沿而產(chǎn)生的脈沖。
13.如權(quán)利要求9所述的延時鎖定環(huán)電路，其中，在鎖定后，所述第二相位內(nèi)插器的所述輸出信號的上升沿與所述外部時鐘信號的所述下降沿精確同步。
14.如權(quán)利要求9所述的延時鎖定環(huán)電路，其中，所述第三相位內(nèi)插器的所述輸出信號具有響應(yīng)于鎖定后的其占空比已得到修正的信號的下降沿而產(chǎn)生的脈沖。
15.一種用于在延時鎖定環(huán)電路中修正時鐘信號占空比的方法，所述延時鎖定環(huán)電路具有包含多個串聯(lián)連接的延時單元的延時線單元，所述方法包括如下步驟(a)檢測外部時鐘信號和內(nèi)部時鐘反饋信號之間的相位差，并且根據(jù)所述相位差產(chǎn)生上信號和下信號；(b)響應(yīng)于所述上信號和所述下信號，產(chǎn)生第一控制信號，用于粗略鎖定所述外部時鐘信號與所述內(nèi)部時鐘反饋信號之間的相位差，并且產(chǎn)生第二控制信號，用于精確鎖定所述相位差，所述第一和第二控制信號各自都包括某些涉及所述外部時鐘信號的上升沿的信號和某些涉及所述外部時鐘信號的下降沿的信號；(c)響應(yīng)于所述上信號和所述下信號，產(chǎn)生第三控制信號，用于所述外部時鐘信號的占空比誤差的粗略修正，并且產(chǎn)生第四控制信號，用于所述外部時鐘信號的占空比誤差的精確修正；(d)響應(yīng)于涉及所述上升沿的所述第一控制信號，從所述多個延時單元中選擇第一延時單元的輸出信號，響應(yīng)于涉及所述下降沿的所述第一控制信號，從所述多個延時單元中選擇第二延時單元的輸出信號，并且響應(yīng)于所述第三控制信號，從所述多個延時單元中選擇第三延時單元的輸出信號，所述第三延時單元處于所述第一延時單元和所述第二延時單元之間；(e)響應(yīng)于涉及所述上升沿的所述第二控制信號，內(nèi)插所述第一延時單元的所述輸出信號，產(chǎn)生第一輸出信號和第二輸出信號，把所述第一輸出信號作為內(nèi)部時鐘反饋信號之一提供；并且把所述第二輸出信號作為第一內(nèi)部時鐘信號輸出；(f)響應(yīng)于涉及所述下降沿的所述第二控制信號，內(nèi)插所述第二延時單元的所述輸出信號，產(chǎn)生輸出信號，并且把所述輸出信號作為另一個所述內(nèi)部時鐘反饋信號提供；(g)響應(yīng)于所述第四控制信號，內(nèi)插所述第三延時單元的所述輸出信號，產(chǎn)生輸出信號，并且把所述輸出信號作為第二內(nèi)部時鐘信號輸出。
16.如權(quán)利要求15所述的方法，其中，步驟(c)包括如下步驟(c1)響應(yīng)于所述上信號和所述下信號，產(chǎn)生用于占空比修正的上信號和下信號；和(c2)響應(yīng)于用于占空比修正的所述上信號和所述下信號，產(chǎn)生所述第三控制信號和所述第四控制信號。
17.如權(quán)利要求15所述的方法，其中，當(dāng)涉及所述上升沿的所述上信號和涉及所述下降沿的所述上信號都被激活時，用于占空比修正的所述上信號也被激活。
18.如權(quán)利要求15所述的方法，其中，當(dāng)涉及所述上升沿的所述下信號和涉及所述下降沿的所述下信號都被激活時，用于占空比修正的所述下信號也被激活。
全文摘要
一種具有占空比修正器(DCC)的延時鎖定環(huán)(DLL)電路，該電路具有較寬的占空比修正范圍，只消耗少量功率，基本沒有對工作頻率的限制，并且能夠改善存儲器件的特性。該延時鎖定環(huán)電路包含一個用于占空比修正的附加環(huán)路和多個用于控制輸出信號的上升沿和下降沿的環(huán)路。因此，該延時鎖定環(huán)電路能夠在不使用混相器的情況下，內(nèi)部修正占空比。
文檔編號G11C11/407GK1487669SQ0312772
公開日2004年4月7日 申請日期2003年8月8日 優(yōu)先權(quán)日2002年10月5日
發(fā)明者趙根熙, 金圭現(xiàn) 申請人:三星電子株式會社