專利名稱：具有用于嵌入式非易失性存儲(chǔ)器的自測(cè)試器件的集成電路及相關(guān)測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在具有嵌入式或其它集成非易失性存儲(chǔ)器，特別是具有閃速存儲(chǔ)器、EPROM、OTP或閃速EPROM的集成電路(IC)中，測(cè)試器件的結(jié)構(gòu)和設(shè)計(jì)以及測(cè)試方法。對(duì)于在移動(dòng)電話、個(gè)人數(shù)字助理以及汽車或其它導(dǎo)航目的的GPS應(yīng)用中要用的集成電路，非易失性存儲(chǔ)器的這種嵌入或集成常常是所希望的甚至是必需的。一個(gè)特別困難的課題是這類集成電路的測(cè)試，因?yàn)榕可a(chǎn)、低價(jià)格和最小利潤(rùn)率的需要，要求在最短時(shí)間內(nèi)完成通常需要昂貴的大型設(shè)備的測(cè)試。應(yīng)特別關(guān)注的是，不能讓對(duì)這類嵌入式存儲(chǔ)器的測(cè)試成為制造期間的瓶頸。
所謂內(nèi)置自測(cè)試(BIST)是一個(gè)已知的方法，它們廣泛用于加快嵌入式存儲(chǔ)器，特別是SRAM、DRAM和ROM型存儲(chǔ)器的測(cè)試。遺憾的是，象EPROM、EEPROM、OTP或閃速EPROM這樣一些嵌入式非易失性存儲(chǔ)器，由于復(fù)雜的測(cè)試流程而不能用這種全自動(dòng)內(nèi)置自測(cè)試進(jìn)行測(cè)試。
因此，本發(fā)明的首要目的就是為這類非易失性存儲(chǔ)器提供一種快速測(cè)試方法。
第二個(gè)目的是減少所謂測(cè)試輔助件(test overheat)，即減少只用于對(duì)集成電路上的嵌入式存儲(chǔ)器進(jìn)行測(cè)試的任何器件，這樣集成電路上被這類輔助件占據(jù)的空間就可用來(lái)在集成電路上放置另一些更有用的元件，或者可以減小集成電路的尺寸。
下面，從現(xiàn)有技術(shù)的測(cè)試方法出發(fā)，根據(jù)實(shí)施方案并結(jié)合幾個(gè)附圖，對(duì)本發(fā)明及解決上述問(wèn)題的途徑進(jìn)行闡述。附圖中，

圖1示出采用將存儲(chǔ)器端口多路轉(zhuǎn)接到主輸入/輸出(I/O)的閃速存儲(chǔ)器的現(xiàn)有技術(shù)測(cè)試方法；圖2說(shuō)明利用圖1所示測(cè)試方法的存儲(chǔ)器讀操作；圖3示出根據(jù)本發(fā)明給出的新測(cè)試方法；圖4示出本發(fā)明要用到的碼型檢驗(yàn)器；以及圖5說(shuō)明利用本發(fā)明的測(cè)試方法的存儲(chǔ)器讀操作。
首先示出并說(shuō)明對(duì)嵌入式存儲(chǔ)器進(jìn)行測(cè)試的常規(guī)或現(xiàn)有方法。這些現(xiàn)有方法是技術(shù)中常見(jiàn)的做法，且為本領(lǐng)域技術(shù)人員所熟知。
如圖1所示，在正常工作模式下，與系統(tǒng)控制器(SC)1相連的嵌入式存儲(chǔ)器3通常起著供隨后使用的代碼存儲(chǔ)器的作用。
在測(cè)試模式下，如圖1所示，嵌入式非易失性存儲(chǔ)器3與集成電路芯片2的其余部分隔離。存儲(chǔ)器3的所有輸入和輸出即數(shù)據(jù)總線、地址總線、控制線由多路轉(zhuǎn)接器4、4’、4”轉(zhuǎn)接到集成電路2的主輸入/輸出引腳5和5’上。轉(zhuǎn)接由專用測(cè)試控制單元6進(jìn)行控制。因此，對(duì)存儲(chǔ)器3的全存取得到保證，仿佛對(duì)一個(gè)獨(dú)立存儲(chǔ)器進(jìn)行測(cè)試。
這種常規(guī)方法有以下幾個(gè)缺點(diǎn)-這種測(cè)試模式需要大型電路輔助件(circuit overhead)。所有閃速信號(hào)都應(yīng)由多路轉(zhuǎn)接器4、4’、4”轉(zhuǎn)接到主輸入/輸出5和5’上。這個(gè)問(wèn)題在閃速信號(hào)具有寬的數(shù)據(jù)總線，例如，若數(shù)據(jù)總線為32位寬或64位寬時(shí)將變得尤為嚴(yán)重。
-不可能將所有閃速端口轉(zhuǎn)接到主輸入/輸出5和5’上，特別是在寬數(shù)據(jù)總線的情況下更是這樣。原因是閃速端口數(shù)可能超過(guò)主輸入/輸出數(shù)。
-另一個(gè)缺點(diǎn)是，這種測(cè)試接口為非標(biāo)準(zhǔn)接口。依據(jù)可利用的輸入/輸出引腳數(shù)以及數(shù)據(jù)總線和地址總線的寬度，必須設(shè)計(jì)專門的測(cè)試接口。
-這種測(cè)試方法的最大弊端是緩慢的存取協(xié)議，從而導(dǎo)致更長(zhǎng)一些測(cè)試時(shí)間，如下面將要指出的那樣。
圖2示出用于這種現(xiàn)有測(cè)試方法的讀訪問(wèn)協(xié)議。在新地址A2加到地址總線之后，存儲(chǔ)器上便開(kāi)始讀操作。在這個(gè)例子中，假定讀訪問(wèn)時(shí)間t1＝200ns。在這個(gè)訪問(wèn)時(shí)間t1之后，輸出數(shù)據(jù)有效，即可以在芯片上提供。下一步應(yīng)驅(qū)動(dòng)芯片的對(duì)應(yīng)輸出引腳。假定測(cè)試儀的容性負(fù)載是100pF，輸出引腳上的驅(qū)動(dòng)電流是1mA以及邏輯高電平是2V。這些假定形成t2＝200ns的附加延遲，直到輸出數(shù)據(jù)在輸入/輸出引腳上成為可以利用且穩(wěn)定的數(shù)據(jù)。因此，一個(gè)單一存儲(chǔ)位置的訪問(wèn)需時(shí)間t1+t2＝400ns。例如，采用一個(gè)128K字的存儲(chǔ)器時(shí)，讀出整個(gè)存儲(chǔ)器的總時(shí)間為128K*(t1+t2)＝52ms。在大多數(shù)情況下，這簡(jiǎn)直是不能接受的。
根據(jù)本發(fā)明的新方法能大大縮短這個(gè)時(shí)間。在下文中，將結(jié)合本發(fā)明的實(shí)施方案說(shuō)明這個(gè)新方法。
圖3示出新測(cè)試方法的方塊圖。與圖1所示常規(guī)方法相對(duì)比，嵌入式存儲(chǔ)器不再用并行協(xié)議，而是用串行協(xié)議訪問(wèn)。為此，標(biāo)準(zhǔn)JTAG7端口用作串行接口。JTAG代表IEEE標(biāo)準(zhǔn)1149.1中規(guī)定的Joint TestAction Group(聯(lián)合測(cè)試行動(dòng)組)。
嵌入式存儲(chǔ)器3受到稱之為“閃速殼(flash shell)”的構(gòu)件10的控制。這個(gè)閃速殼10包含有每次讀操作之后自動(dòng)使地址增加的地址增量計(jì)數(shù)器8。讀操作由輸入端的對(duì)應(yīng)命令TDI中的串行移位起動(dòng)，TDI代表上述IEEE標(biāo)準(zhǔn)中規(guī)定的JTAG7的測(cè)試數(shù)據(jù)輸入。
存儲(chǔ)器的輸出數(shù)據(jù)被傳送至稱為“碼型校驗(yàn)器(patternchecker)”的方塊9。該校驗(yàn)器將嵌入式存儲(chǔ)器3的輸出數(shù)據(jù)與預(yù)期數(shù)據(jù)作比較。下面將說(shuō)明這種預(yù)期數(shù)據(jù)的來(lái)源。
圖4更詳細(xì)地示出碼型校驗(yàn)器9，該校驗(yàn)器根據(jù)加到嵌入式存儲(chǔ)器3上的地址和隨后寫入繼而將被識(shí)別的碼型得出預(yù)期的響應(yīng)，亦即上述的預(yù)期數(shù)據(jù)。如下面所述，待校驗(yàn)的碼型可在圖4中標(biāo)為“碼型”的2位寬的輸入上加以設(shè)置。
嵌入式存儲(chǔ)器測(cè)試采用以下四種可選擇的規(guī)則碼型-棋盤格碼型，-逆棋盤格碼型，-全位編程碼型，例如全“1”碼型，以及-全位擦除碼型，例如全“0”碼型。
作為實(shí)例，下面是對(duì)完整測(cè)試過(guò)程的描述-開(kāi)始測(cè)試時(shí)，第一步是將存儲(chǔ)器3完全擦除。這意味著所有存儲(chǔ)位置都包含“1”。然后，經(jīng)歷一個(gè)校驗(yàn)周期，在此期間，每個(gè)存儲(chǔ)位置上由地址增量計(jì)數(shù)器8自動(dòng)進(jìn)位的位置地址由碼型校驗(yàn)器9針對(duì)其內(nèi)容進(jìn)行校驗(yàn)。依據(jù)位置的內(nèi)容，每個(gè)位置校驗(yàn)在碼型校驗(yàn)器9的輸出端產(chǎn)生一個(gè)輸出信號(hào)err。后者即刻檢查經(jīng)其輸入端“碼型”從JTAG7來(lái)的特定全位編程碼型。
-第二步是將棋盤格碼型寫入存儲(chǔ)器3。這再次隨之以經(jīng)由碼型校驗(yàn)器9的校驗(yàn)周期，碼型校驗(yàn)器9已接收來(lái)自JTAG7的適當(dāng)指示，即檢查存儲(chǔ)器中的棋盤格碼型。
-第三步是擦除所有的位，即擦除存儲(chǔ)位置。這一次無(wú)需檢查存儲(chǔ)器3的內(nèi)容，因?yàn)檫@種特殊檢查已在第一步完成。
-第四步是將逆棋盤格碼型編程到存儲(chǔ)器3中，隨后是完成經(jīng)由碼型檢驗(yàn)器9的由JTAG7適當(dāng)預(yù)置的另一次測(cè)試周期。
-第五步即最后一步是再一次將棋盤格碼型寫入存儲(chǔ)器3。與還在存儲(chǔ)器中的逆棋盤格碼型相結(jié)合，這便形成在存儲(chǔ)位置中的全位擦除碼型，即全“0”碼型。這仍然由經(jīng)JTAG7適當(dāng)預(yù)置的碼型檢驗(yàn)器9進(jìn)行檢查。
換句話說(shuō)，具有圖4所示128位寬度的任何原始數(shù)據(jù)字均被壓縮成圖4中標(biāo)為err的只有一位的差錯(cuò)位，它將指出對(duì)特定存儲(chǔ)位置的檢查是否成功。如果存儲(chǔ)器3的輸出字與JTAG預(yù)置的期望值、即與寫入存儲(chǔ)器3中的四個(gè)上述碼型中選定的碼型一致，則碼型校驗(yàn)器9的輸出信號(hào)err＝0。否則，在不一致的情況下，該輸出信號(hào)為err＝1。這個(gè)輸出信號(hào)值或錯(cuò)誤標(biāo)記經(jīng)JTAG7傳送至它的輸出引腳TDO，TDO代表上述IEEE標(biāo)準(zhǔn)中規(guī)定的JTAG7的測(cè)試數(shù)據(jù)輸出。
根據(jù)本發(fā)明的這種新方法具有下列優(yōu)點(diǎn)-只有少量為嵌入式存儲(chǔ)器所必需的附加電路輔助件，即僅僅有地址增量計(jì)數(shù)器8和碼型校驗(yàn)器9。
-JTAG端口是適于重復(fù)使用的標(biāo)準(zhǔn)測(cè)試接口。
-嵌入式存儲(chǔ)器可以用盡可能高的速度讀出，從而大大縮短測(cè)試時(shí)間。較快的協(xié)議主要是靠?jī)蓚€(gè)因素來(lái)實(shí)現(xiàn)，即數(shù)據(jù)壓縮(在碼型校驗(yàn)器9中)和對(duì)差錯(cuò)位的某種流水線式傳送，如下面參照?qǐng)D5所做的說(shuō)明。
圖5示出在測(cè)試碼型(四個(gè)碼型之一)寫入嵌入式存儲(chǔ)器3之后對(duì)其讀出的過(guò)程。讀命令經(jīng)JTAG7的端口TDI移入。經(jīng)這個(gè)讀命令觸發(fā)，閃速殼10中的地址增量計(jì)數(shù)器8自動(dòng)使嵌入存儲(chǔ)器3中的地址增加，并啟動(dòng)操作。在時(shí)間t1之后(如上所述，t1是存儲(chǔ)器訪問(wèn)時(shí)間)，從存儲(chǔ)器3讀出的數(shù)據(jù)可以在芯片內(nèi)部利用，即是整個(gè)存儲(chǔ)器的完整數(shù)據(jù)集。碼型校驗(yàn)器9在其出口處將這個(gè)有128位的數(shù)據(jù)字壓縮成一個(gè)差錯(cuò)位(或錯(cuò)誤標(biāo)記)，如果沒(méi)有差錯(cuò)便給出err＝0，或給出表明差錯(cuò)的err＝1。
錯(cuò)誤標(biāo)記的值經(jīng)JTAG7以流水線方式傳送至輸出端口TD0。這意味著數(shù)據(jù)字n的錯(cuò)誤標(biāo)記在下一個(gè)讀周期期間被輸出，即數(shù)據(jù)字n+1的讀出。換句話說(shuō)，包含字n的差錯(cuò)位的輸出端口完全與對(duì)嵌入式存儲(chǔ)器3的字n+1的讀訪問(wèn)同時(shí)被驅(qū)動(dòng)。為了實(shí)現(xiàn)這種并行讀出，將字n的差錯(cuò)位鎖存起來(lái)或使之處在中間存儲(chǔ)器內(nèi)。結(jié)果是對(duì)差錯(cuò)位的某類流水線式傳送。這是本發(fā)明優(yōu)于現(xiàn)有技術(shù)的決定性因素之一。
因此，讀出頻率可以像存儲(chǔ)器訪問(wèn)時(shí)間t1或?qū)敵鲆_充電的時(shí)間t2一樣高。當(dāng)然，這些值不一定要求一樣，而只是針對(duì)本例所選擇的典型值。在后一種情況下，讀一個(gè)數(shù)據(jù)字需要的時(shí)間為t1＝200ns。因此，讀128K的整個(gè)存儲(chǔ)內(nèi)容需時(shí)間128K*t1＝26.2ms。這大約是常規(guī)測(cè)試時(shí)間的一半。如前所述，常規(guī)方法需要52ms的測(cè)試時(shí)間。
通常，t2(即對(duì)集成電路輸出引腳充電的時(shí)間)限制了讀操作。如上所述，為了克服這個(gè)限制，可以將錯(cuò)誤標(biāo)記鎖存起來(lái)，即在中間存儲(chǔ)器中保持短時(shí)間。盡管由于在檢測(cè)出故障之前地址已經(jīng)“消失”，故障不再在相配的地址位置被檢測(cè)，這也能避免漏失任何故障。
注意到以上對(duì)主要是依據(jù)測(cè)試嵌入式閃速存儲(chǔ)器實(shí)施方案的實(shí)例所做的說(shuō)明，對(duì)于精通技術(shù)的人來(lái)說(shuō)，將以上提示應(yīng)用于具有一個(gè)或多個(gè)嵌入式非易失性存儲(chǔ)器(例如，EPROM、OTP、閃速EPROM等)的任何集成電路設(shè)計(jì)已不成問(wèn)題。特別是，本領(lǐng)域的技術(shù)人員在不違背本發(fā)明的要點(diǎn)和所附加的權(quán)利要求范圍的前提下，很容易根據(jù)上述原理作出修改變化。
權(quán)利要求
1.集成電路(2)，至少有一個(gè)嵌入式非易失性存儲(chǔ)器(3)，特別是閃速存儲(chǔ)器、EPROM或EEPROM以及一個(gè)或多個(gè)用于對(duì)所述存儲(chǔ)器進(jìn)行內(nèi)置自測(cè)試的集成測(cè)試器件，所述測(cè)試器件包括-用于將從所述存儲(chǔ)器(3)讀出的數(shù)據(jù)集與事先寫入所述存儲(chǔ)器的預(yù)定數(shù)據(jù)碼型進(jìn)行串行比較的裝置(9)，所述比較裝置在從所述存儲(chǔ)器(3)讀出的所述數(shù)據(jù)集與所述預(yù)定數(shù)據(jù)碼型一樣時(shí)，將產(chǎn)生第一輸出信號(hào)；而在所述數(shù)據(jù)集與所述預(yù)定數(shù)據(jù)碼型不同時(shí)，則產(chǎn)生第二輸出信號(hào)，以及-用于在讀出所述數(shù)據(jù)集期間自動(dòng)增加所述嵌入式存儲(chǔ)器(3)中的地址的裝置(8)。
2.權(quán)利要求1中要求的集成電路，其中-配備了比較裝置(9)，用來(lái)產(chǎn)生作為其輸出信號(hào)的差錯(cuò)位，所述差錯(cuò)位表明從存儲(chǔ)器(3)讀出的數(shù)據(jù)集是否與所述預(yù)定數(shù)據(jù)碼型一樣，從而提供一壓縮的測(cè)試結(jié)果。
3.權(quán)利要求1中要求的集成電路，其中-配備了測(cè)試器件，用于將從多個(gè)預(yù)定數(shù)據(jù)碼型中選出的一個(gè)數(shù)據(jù)碼型寫入存儲(chǔ)器(3)，所述預(yù)定碼型中的每個(gè)碼型都具有規(guī)則結(jié)構(gòu)，以便能自動(dòng)寫入所述存儲(chǔ)器(3)和從中讀出。
4.任一上述權(quán)利要求要求的集成電路，其中-比較裝置(9)的輸出信號(hào)饋至所述集成電路(2)的串行輸出端口。
5.任一上述權(quán)利要求要求的集成電路，其中-為了在比較裝置(9)的輸出信號(hào)饋至所述集成電路(2)的輸出端口之前暫時(shí)將其保持或鎖存，提供有中間存儲(chǔ)器。
6.用于集成電路(2)的內(nèi)置自測(cè)試方法，集成電路至少有一個(gè)嵌入式非易失性存儲(chǔ)器(3)，特別是閃速存儲(chǔ)器、EPROM或EEPROM和一個(gè)或多個(gè)集成測(cè)試器件，該方法包含下列步驟-將預(yù)定的數(shù)據(jù)碼型寫入所述存儲(chǔ)器(3)，-通過(guò)自動(dòng)增加所述存儲(chǔ)器中的地址，從所述存儲(chǔ)器(3)中讀出所寫的數(shù)據(jù)，-將從所述存儲(chǔ)器(3)中讀出的所述數(shù)據(jù)與所述預(yù)定碼型進(jìn)行比較，-當(dāng)從所述存儲(chǔ)器中讀出的數(shù)據(jù)與所述預(yù)定碼型一樣時(shí)，產(chǎn)生第一輸出信號(hào)；而當(dāng)所述數(shù)據(jù)與所述預(yù)定碼型不相同時(shí)，產(chǎn)生第二輸出信號(hào)。
7.權(quán)利要求6要求的測(cè)試方法，其中，寫入步驟包括從多個(gè)碼型中選擇預(yù)定碼型，多個(gè)碼型包括-棋盤格碼型，-逆棋盤格碼型，-全位編程碼型，例如全“1”，以及-全位擦除碼型，例如全“0”。
8.權(quán)利要求7要求的測(cè)試方法包括-用所選擇的碼型填充存儲(chǔ)器(3)，-通過(guò)自動(dòng)增加所述存儲(chǔ)器地址對(duì)其順序讀出，-將所述存儲(chǔ)器的讀出與寫入所述存儲(chǔ)器的所述選定碼型期望值按地址進(jìn)行比較，-依據(jù)所述比較步驟的結(jié)果，產(chǎn)生針對(duì)每個(gè)存儲(chǔ)位置和每個(gè)寫入碼型的單一輸出信號(hào)。
9.權(quán)利要求6～8中任何一個(gè)要求的測(cè)試方法，其中-比較步驟中產(chǎn)生的輸出信號(hào)是一個(gè)差錯(cuò)位，且最好是單一位，用以表明是否出現(xiàn)差錯(cuò)，差錯(cuò)表明讀出的數(shù)據(jù)與預(yù)定碼型不相同，當(dāng)不存在差錯(cuò)時(shí)，所述單一位最好是“0”；而當(dāng)檢測(cè)出差錯(cuò)時(shí)，則所述單一位最好是“1”。
10.權(quán)利要求6～9中任何一個(gè)要求的測(cè)試方法，其中-比較步驟中產(chǎn)生的輸出信號(hào)串行傳送至集成電路(2)的輸出端(7)，以及-最好是保持在中間存儲(chǔ)器內(nèi)，以提供從存儲(chǔ)器(3)加速的讀出。
11.權(quán)利要求10要求的測(cè)試方法，其中-從存儲(chǔ)器(3)的加速讀出受在讀出后續(xù)數(shù)據(jù)字n+1期間輸出數(shù)據(jù)字n的差錯(cuò)位的影響，因此，對(duì)包含字n差錯(cuò)位的輸出端口的驅(qū)動(dòng)是與嵌入式存儲(chǔ)器(3)中對(duì)字n+1的讀訪問(wèn)同時(shí)進(jìn)行的。具有用于嵌入式非易失性存儲(chǔ)器的自測(cè)試器件的集成電路及相關(guān)測(cè)試方法。
全文摘要
對(duì)具有嵌入式的或集成的非易失存儲(chǔ)器(3)，特別是閃速存儲(chǔ)器、EPROM或EEPROM的集成電路IC(2)進(jìn)行測(cè)試極其困難，因?yàn)榕可a(chǎn)、低價(jià)格和最小利潤(rùn)率要求在最短時(shí)間內(nèi)完成通常需要昂貴的大型設(shè)備的測(cè)試。通常，對(duì)嵌入式存儲(chǔ)器(3)的測(cè)試是制造期間的一種瓶頸。本發(fā)明描述了一種測(cè)試結(jié)構(gòu)和設(shè)計(jì)以及能將對(duì)嵌入式存儲(chǔ)器的測(cè)試時(shí)間減少到最短的相關(guān)測(cè)試方法。實(shí)質(zhì)上，被集成到集成電路IC(2)上的少數(shù)幾個(gè)測(cè)試裝置(8，9)、利用集成電路上提供的串行端口和內(nèi)置自測(cè)試的適當(dāng)測(cè)試設(shè)計(jì)，將預(yù)定的規(guī)則測(cè)試碼型自動(dòng)寫入嵌入式存儲(chǔ)器中，并在自動(dòng)增加地址的情況下將自動(dòng)存儲(chǔ)讀出在該集成電路壓縮，以便由其串行讀出，從而實(shí)現(xiàn)了對(duì)嵌入式存儲(chǔ)器的快速測(cè)試，并回避了前述的瓶頸。
文檔編號(hào)G11C16/02GK1462451SQ02801369
公開(kāi)日2003年12月17日 申請(qǐng)日期2002年4月22日 優(yōu)先權(quán)日2001年4月25日
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