專利名稱：供多階快閃存儲器用的快速低電壓電流模式識別電路的制作方法
技術領域：
本發(fā)明涉及一種低電壓電流模式識別電路，特別是涉及一種能快速識別多階快閃存儲器的存儲單元的電流電平，以提升數(shù)據(jù)讀取速度及簡化電路的供多階快閃存儲器用的低電壓電流模式識別電路者。
因此，在最近幾年，一些多階快閃EEPROM型態(tài)的存儲器被提出，以提高非揮發(fā)性存儲器的存儲密度，該種EEPROM的每一單元(cell)可儲存大于一比特的數(shù)據(jù)，這對于半導體大量儲存而言是很吸引入的方法，因為其不須縮小存儲單元即能達到較高儲存密度。因此，存儲器儲存每一比特的成本即可被降低。為了通過儲存不同數(shù)量的電荷在單元的浮動柵極而達到每個單元n個比特的儲存能力，在一單元中則須區(qū)分出m＝2n個臨界電平，而這須要利用更復雜的檢測架構以準確地判讀數(shù)據(jù)，因為對于多階快閃存儲器而言，多電平的檢測時間及正確判斷是非常重要的。因此，如

圖1所示，一種平行電流模式多階識別電路1被提出，以在小芯片區(qū)中以低供應電壓達到更高檢測速度，其中，是以一四階架構的電路方塊示范多階辨識電路的能力。為了讀取存儲單元矩陣10中某一單元所儲存的數(shù)據(jù)，被選定單元的電流Icell被一電流復制電路11復制并與三個由三個儲存不同電荷量在其浮動柵極的參考單元12、13、14所產(chǎn)生的不同電流值(Iref1、Iref2、Iref3)比較，所分別產(chǎn)生一電流差值(Id1、Id2及Id3)送至電流比較器15、16、17中進行放大，而分別產(chǎn)生比較值(O1、O2及O3)輸入一編碼器18中，并經(jīng)由編碼器18進行編碼后可得出被選定單元所儲存的一數(shù)據(jù)值。
而實現(xiàn)上述電路的主要元件即為該電流比較器，因為對于整個識別電路來說，數(shù)據(jù)讀取速度主要是取決于電流比較器的反應速度。目前已有許多關于多階快閃存儲器的電流比較器電路技術被提出，其中，于1997年的國際期刊IEEE中，發(fā)表有一篇標題為“A High-speed Parallel SensingScheme for Multi-Level Non-Volatile Memories”的平行電流模式多階辨識電路，其介紹一種以差動放大電路組成的電流比較器，其可檢測非常低的電流以準確讀取單元所儲存的數(shù)據(jù)，但是由于該種電流比較器以差動方式放大電壓時，會使電壓產(chǎn)生偏移，因此必需再配合其他電路以修正偏移的電壓，而使得整個比較電路變得過于復雜，而且由于是以差動方式放大電壓，其必須于動作前預先充電，易消耗功率，并且由于電路的復雜，使得在存儲元件的制作上，需要較大芯片面積，以致制造成本提高。
此外，在1998年7月的國際期刊IEEE中，發(fā)表一篇標題為“NovelLevel-Identifying Circuit for Flash Multilevel Memories”的平行電流模式多階辨別電路，其中介紹另一種以“winner-take-all”技術判別存儲單元電流電平的電流比較器電路，其所應用電路雖較上述電路簡單，但其檢測速度卻較為緩慢，約為9nsec。

發(fā)明內(nèi)容
本發(fā)明的主要目的是提供一種供多階快閃存儲器用的快速低電壓電流模式識別電路，以提升電流檢測速度，達到快速續(xù)取數(shù)據(jù)的功效者。
本發(fā)明的另一目的是提供一種供多階快閃存儲器用的快速低電壓電流模式識別電路，以簡化識別電路，達到縮小體積及降低制造成本的功效者。
本發(fā)明的目的是這樣實現(xiàn)的本發(fā)明公開一種供多階快閃存儲器用的快速低電壓電流模式識別電路，主要是包含有一電流復制電路、多個參考電流源、多個電流比較器、以及一編碼器；其中，該電流復制電路是將被選取的快閃存儲單元的電流復制成多個并送至不同輸出端；這些參考電流源是分別連接上述電流復制電路的這些輸出端，以提供多個大小不同的參考電流與由各該輸出端輸出的單元電流進行相減，而于各該輸出端獲得一電流差值；這些電流比較器分別連接上述電流復制電流的各該輸出端，各該電流比較器具有一穩(wěn)定電流復制電路各該輸出端電壓的低阻抗輸入，以及一根據(jù)電流復制電路各該輸出端的電流差值進行反饋放大并輸出一電壓值的正反饋放大回路；以及該編碼器是與上述這些電流比較器輸出端電性連接，并對這些電流比較器輸出的電壓值進行編碼，以獲得該被選取的快閃存儲器單元電流所代表的數(shù)據(jù)，借以到簡化電路及提升檢測速度等功效。
具體地講，本發(fā)明公開一種供多階快閃存儲器用的快速低電壓電流模式識別電路，包括有一電流復制電路，其將被選取的快閃存儲單元的電流復制成多個并送至不同輸出端；多個參考電流源，分別連接至上述電流復制電路的這些輸出端，以提供多個大小不同的參考電流，使與由各該輸出端輸出的單元電流進行相減，而于各該輸出端得出一電流差值；
多個電流比較器，分別連接至上述電流復制電路的各該輸出端，且各該電流比較器具有一穩(wěn)定該電流復制電路的各該輸出端電壓的低阻抗輸入端，以及一根據(jù)該電流復制電路各該輸出端的電流差值進行反饋放大并輸出一電壓值的正反饋放大回路；及一編碼器，其與上述這些電流比較器輸出端電性連接，并對這些電流比較器輸出的電壓值進行編碼，以獲得該被選取的快閃存儲體單元電流所代表的數(shù)據(jù)。
所述的電流復制電路是由一輸入端的PMOS并聯(lián)多個輸出端的PMOS所組成的電流鏡，以將輸入的單元電流復制多數(shù)個，由不同輸出端輸出。
所述的參考電流源是分別受一參考電壓控制的參考存儲單元，以產(chǎn)生不同的參考電流。
所述的參考存儲單元是受不同的參考電壓值控制，以產(chǎn)生不同的參考電流。
所述的參考存儲單元的浮動柵極上可預先儲存不同量的電荷，則這些參考存儲單元可受相同的參考電壓控制，而產(chǎn)生不同的參考電流。
所述的電流復制電路與快閃存儲單元之間，以及電流復制電路與這些參考電流源之間，更設有一由一NMOS及一反向器所組成的穩(wěn)壓電路。
所述的電流比較器是一高速CMOS電流比較電路，其是三個NMOS及三個PMOS交互串級連接所組成，以形成一具有低輸入阻抗的源極跟隨器輸入極，及形成一正反饋放大回路的一第二放大級及一第三放大輸出級，以通過正反饋達到迅速放大輸入端些微電壓變化的目的。
所述的各該電流比較器的第二放大級接地端連接有一可受時鐘控制MOS晶體管，以減少這些電流比較器在等待期間的功率消耗。
本發(fā)明的其他特征及優(yōu)點，在以下配合附圖及較佳實施例的詳細說明。
圖1所示是一種平行電流模式多階識別電路的電路方塊示意圖；圖2所示是本發(fā)明一較佳實施例的電路示意圖；圖3所示是本發(fā)明一較佳實施例中的電流比較器電路示意圖；圖4所示是圖2中電路的判別規(guī)則及編碼器的真值表；及圖5所示是圖2中電路的輸入及輸出波形圖。
這些參考電源22、23、24是參考單元，其分別與上述電流復制電路21的輸出端211、212、213連接，并可分別受一參考電壓Vref1、Vref2、Vref3控制而產(chǎn)生不同的參考電流Iref1、Iref2、Iref3，且這些參考電流值是根據(jù)單元20所儲存的電流電平而產(chǎn)生，例如，請參照圖3所示，若單元20電流Icell受電壓Vcell控制，可分別產(chǎn)生10μA、30μA、50μA及70μA等四種電流電平，以分別代表“00”、“01”、“10”及“11”四組數(shù)據(jù)，則參考單元22、23、24即分別受不同的Vref1、Vref2及Vref3控制，對應產(chǎn)生20μA、40μA及60μA個種參考電流，使其電流位于兩單元電流區(qū)間中間；當然，在此值得一提的是，Vref1、Vref2及Vref3的電壓值也可以是相同的，只要事先在參考單元22、23、24的浮動柵極上存放不同量的電荷，使能產(chǎn)生20μA、40μA及60μA三種參考電流即可。如此，則可使每一單元電流Icell電平容許變動范圍約為±10μA，而仍不影響讀取的準確性。則如圖2所示，于輸出端211、212、213上即可分別得到Icell與各該參考電流Iref1、Iref2及Iref3相減后的電流差值Id1、Id2及Id3。
此外，在電流復制電路21的輸出端211、212、213與參考單元22、23、24之間，分別設有一由一NMOS與一反向器所組成的穩(wěn)壓電路216，是用以穩(wěn)定參考電流Iref1、Iref2、Iref3。
這些電流比較器25、26、27，是分別與上述電流復制電路21的輸出端211、212、213連接，且如圖4所示，各該電流比較器25、26、27是由六個MOS晶體管所組成的高速CMOS電流比較器，其具有一在上的NMOS及一在下的PMOS以源極接源極、柵極接柵極所形成的源極跟隨器(source follower)輸入級251、261、271，而具有一極小的輸入阻抗Ri＝1/gm，以及由一在上的PMOS及一在下的NMOS所組成的一第二CMOS放大級252、262、272及一第三CMOS放大輸出級253、263、273，并由各輸入級251、261、271的源極拉至其第二級252、262，272的柵極，然后由第二級252、262、272的漏極再分別拉至第三級253、263、273和輸入級251、261、271的柵極，而形成一正反饋放大回路。因此，當上述電流差值Id1、Id2及Id3同時輸入電流比較器25、26、27時，其雖在電流比較器25、26、27輸入端產(chǎn)生些微的電壓變化，但經(jīng)過正反饋放大回路(即第二級252、262、272及第三級253、263、273)放大后，可使輸出端的晶體管NMOS迅速達到截止或飽和，而輸出代表0或1的電壓值(0v或Vcc)O1、O2、O3。
最后，這些電壓值O1、O2及O3被送入編碼器28中，根據(jù)圖3繪示的真值表編碼后，即可得出一組數(shù)據(jù)值a1a0。
由于本發(fā)明的電流比較器25、26、27具有一源極跟隨器輸入級251、261、271，故由輸出端211、212、213看進去的輸入阻抗1/gm很小，使電流差值Id1、Id2及Id3可在輸出端211、212.223上產(chǎn)生一低電壓，這相對于具有高阻抗的電流源(Iref1、Iref2、Iref3)，是較理想的設計，因此，當電流差值(Id1、Id2及Id3)變動時，即可確保輸出端211、212、213的電壓值不會變化太大、以避免與輸出端211、212、213連接的晶體管(PMOS)由飽和區(qū)進入線性區(qū)，以致無法準確復制單元電流Icell，而影響到后級判別數(shù)據(jù)的準確性的情況發(fā)生。
此外，由于本發(fā)明的電流比較器25、26、27是正反饋電路，其具有輸入電流值越大時，反應速度越快(越快進入截止或飽和)的特性，因此，當輸入電流比較器25、26、27的電流差值Id1、Id2及Id3越大時，輸入電壓經(jīng)過電流比較器25、26、27迅速放大后，會使輸出端的晶體管NMOS迅速達到飽和和/或截止，可有效提升電流比較器25、26、27的反應速度，請參照圖5所示，是單元電壓Vcell由1.0v、1.2v、1.4v及1.6v依序變化，且三個參考電源電壓Vref分別設為1.1v、1.3v及1.5v時，電流比較器25、26、27的輸出端O1、O2及O3的電壓變化以及編碼器的輸出a1a0，從其中可以看出本發(fā)明電流比較器25、26、27的反應時間(delay time)Td大約是3.5ms，其反應速度明顯比前述公知技術(9ns)要快很多。
而且，由于本發(fā)明的電流比較器25、26、27是根據(jù)電流差值Id1、Id2及Id3產(chǎn)生一低輸入電壓，然后直接對該電壓進行正反饋放大，因此并不需如上述以差動方式放大電壓的電流比較器需進行預先充電。
另外，請再參照圖2所示，在各該電流比較器25、26、27的第二級252、262、272的NMOS晶體管的源極接地端連接有一可受時鐘CK控制的NMOS晶體管254、264及274，使當時鐘CK＝0時，第二CMOS放大級252、262、272無電流流過，可減少耗電量，而當CK＝1時，第二放大級252、262、272則可正常動作，借此，可以減少這些電流比較器25、26、27在等待(stand by)期間的功率消耗。
由以上說明可知，本發(fā)明供多階快閃存儲器用的快速低電壓電流模式識別電路2，以較公知技術簡化的電流比較器25、26、27電路，能達到迅速識別存儲單元的電流單位以快速判讀出其所代表的數(shù)據(jù)，并且通過其輸入端低阻抗的設計，可使電流鏡21輸出端211、2122、213的電壓不致變化太大，以確保單元電流Icell的準確及穩(wěn)定，而具有提升多階快閃存儲器的數(shù)據(jù)讀取速度、縮小元件體積以及降低制造成本等功效者。
綜上所述，本發(fā)明供多階快閃存儲器用的快速低電壓電流模式識別電路，確實能有效達到簡化電路及提升檢測速度等功效，所以本發(fā)明實為一進步的設計。
以上所述僅是本發(fā)明的較佳實施例而已，故凡是應用本發(fā)明說明書及申請專利范圍所為的等效結構變化，理應包含在本發(fā)明的專利范圍內(nèi)。
權利要求
1.一種供多階快閃存儲器用的快速低電壓電流模式識別電路，其特征在于，它包括有一電流復制電路，其將被選取的快閃存儲單元的電流復制成多個并送至不同輸出端；多個參考電流源，分別連接至上述電流復制電路的這些輸出端，以提供多個大小不同的參考電流，使與由各該輸出端輸出的單元電流進行相減，而于各該輸出端得出一電流差值；多個電流比較器，分別連接至上述電流復制電路的各該輸出端，且各該電流比較器具有一穩(wěn)定該電流復制電路的各該輸出端電壓的低阻抗輸入端，以及一根據(jù)該電流復制電路各該輸出端的電流差值進行反饋放大并輸出一電壓值的正反饋放大回路；及一編碼器，其與上述這些電流比較器輸出端電性連接，并對這些電流比較器輸出的電壓值進行編碼，以獲得該被選取的快閃存儲體單元電流所代表的數(shù)據(jù)。
2.如權利要求1所述的供多階快閃存儲器用的快速低電壓電流模式識別電路電路，其特征在于所述的電流復制電路是由一輸入端的PMOS并聯(lián)多個輸出端的PMOS所組成的電流鏡，以將輸入的單元電流復制多數(shù)個，由不同輸出端輸出。
3.如權利要求1所述的供多階快閃存儲器用的快速低電壓電流模式識別電路電路，其特征在于所述的參考電流源是分別受一參考電壓控制的參考存儲單元，以產(chǎn)生不同的參考電流。
4.如權利要求3所述的電路，其特征在于所述的參考存儲單元是受不同的參考電壓值控制，以產(chǎn)生不同的參考電流。
5.如權利要求1所述的供多階快閃存儲器用的快速低電壓電流模式識別電路電路，其特征在于所述的參考存儲單元的浮動柵極上可預先儲存不同量的電荷，則這些參考存儲單元可受相同的參考電壓控制，而產(chǎn)生不同的參考電流。
6.如權利要求1所述的供多階快閃存儲器用的快速低電壓電流模式識別電路電路，其特征在于所述的電流復制電路與快閃存儲單元之間，以及電流復制電路與這些參考電流源之間，更設有一由一NMOS及一反向器所組成的穩(wěn)壓電路。
7.如權利要求1所述的供多階快閃存儲器用的快速低電壓電流模式識別電路電路，其特征在于所述的電流比較器是一高速CMOS電流比較電路，其是三個NMOS及三個PMOS交互串級連接所組成，以形成一具有低輸入阻抗的源極跟隨器輸入極，及形成一正反饋放大回路的一第二放大級及一第三放大輸出級，以通過正反饋達到迅速放大輸入端些微電壓變化的目的。
8.如權利要求7所述的供多階快閃存儲器用的快速低電壓電流模式識別電路電路，其特征在于所述的各該電流比較器的第二放大級接地端連接有一可受時鐘控制MOS晶體管，以減少這些電流比較器在等待期間的功率消耗。
全文摘要
本發(fā)明涉及一種供多階快閃存儲器用的快速低電壓電流模式識別電路，其包括一復制存儲單元電流的電流復制電路，與該電流復制電路的各該電流輸出端連接的多個參考電流提供電路，以輸出不同的參考電流至各該電流輸出端與被復制的單元電流相減后得出一電流差值分別送至一電流比較器中，經(jīng)各該電流比較器反饋放大后，送至一編碼器進行編碼，以得出該被選定存儲單元的電流值所代表數(shù)據(jù)，從而達到快速讀取多階快閃存儲器的功效。
文檔編號G11C16/06GK1448954SQ02108178
公開日2003年10月15日 申請日期2002年3月28日 優(yōu)先權日2002年3月28日
發(fā)明者林泓均, 陳建志, 王是琦 申請人:華邦電子股份有限公司