專利名稱：利用字組電壓幫助雙monos單元寫入與抹除程式的制作方法
技術(shù)領(lǐng)域：
本發(fā)明系有關(guān)於一種半導(dǎo)體記憶體，尤其是一種抹除非揮發(fā)性記憶體的方法。
背景技術(shù)：
金屬-氧化物-氮化物-氧化物半導(dǎo)體記憶體(MONOS)可有效縮小裝置的尺寸、提升諸如金屬氮氧化物半導(dǎo)體記憶裝置的資料寫入抹除壽命，同時(shí)提供低電壓消耗的裝置。在MONOS裝置中用到的非揮發(fā)性記憶體單元里，其中位於氮化物薄層之載體阻止區(qū)，可用來(lái)捕捉并儲(chǔ)存載體，以形成電子訊號(hào)。
在1983年2月第ED-30卷第2號(hào)的IEEE Transactions on Electrondevices，E.Suzuki等人發(fā)表的「A low voltage alterable EEPROM with metaloxide nitride oxide semiconductor structures」這篇文章中提到，將直接由隧道將電子注入阻止區(qū)，以完成寫入的動(dòng)作，并抹除阻止區(qū)的電子；在1992年10月第SC-7卷第5號(hào)的IEEE journal of solid state circuits，Y.Tarui等人發(fā)表的「Electrically reprogrammable nonvolatile semiconductormemory」這篇文章中提到，在較厚的底層氧化物之單一閘極MONOS記憶體上寫入程式，有較好的保留特性；在1987年3月第EDL-8卷第2號(hào)的IEEE electrondevice letters，T.Y.Chan等人發(fā)表的「A ture single transistor oxidenitride oxide EEPROM device」這篇文章中提到，單一個(gè)電晶體裝置會(huì)在其靠近汲極的小區(qū)域中儲(chǔ)存電子，在靠近源極的通道上保持原始的啟始臨界電壓，如此一來(lái)，即減少選用特殊的電晶體；1999年在東京舉行的固態(tài)導(dǎo)置與材料的會(huì)議中，T.Y.Chan等人發(fā)表的「Can NROM，a 2 bit，trapping storageNVM cell，give a real challenge to floating gate cells」這篇文章中提到一種NROM的概念，在ONO電介質(zhì)之散布端之一側(cè)，可選擇性的儲(chǔ)存電荷，且可藉由注入電洞抹除資料，其中注入電洞系藉在接合端帶至帶的穿隧產(chǎn)生；在美國(guó)專利第6255166B1號(hào)與美國(guó)專利應(yīng)用第09/595059號(hào)中提到，一雙MONOS裝置結(jié)構(gòu)區(qū)隔之ONO儲(chǔ)存裝置，藉一選擇(字組)閘極裝置可保持在高密度的情況下；在同一人申請(qǐng)之美國(guó)專利應(yīng)用第09/795186號(hào)(2001年3月1日)中提到，注入電洞與噴出F-N電子的兩種抹除方式。
在習(xí)知技術(shù)中，從ONO氮化物阻止區(qū)中噴出電子、將電洞注入阻止區(qū)或結(jié)合上述兩種方式皆可完成抹除的動(dòng)作，在接合端形成電洞時(shí)，於高電壓散布區(qū)與接地的基質(zhì)間，即開始注入熱電洞，電洞接著被注入記憶體的氮化物，并抵消被阻止的電子電荷，電洞的注入所需的電壓較傳統(tǒng)的Fowler-Nordheim穿隧電子噴出要來(lái)得小，但是電洞的注入主要局限在接合端的上面區(qū)域，而無(wú)法抹除所有阻止電子氮化物層，這就是為什習(xí)知技術(shù)需要結(jié)合電洞注入與電子噴出，才能有效的抹除程式，然而，習(xí)知技術(shù)中的雙MONOS裝置擁有非常短的控制閘極記憶體之通道長(zhǎng)度。
第1圖顯示習(xí)知之一雙MONOS單元結(jié)構(gòu)，其包括有二個(gè)N+位元散布41、42，其該N+位元散布41、42上是二個(gè)控制閘極61、62，而控制閘極61、62間有一字組閘極63，基質(zhì)20是p型的，在控制閘極61、62下之氮化物阻止層51t、52t可儲(chǔ)存電子。在第1圖中顯示的雙MONOS單元中，藉帶至帶的產(chǎn)生，形成電洞注入可完成抹除的動(dòng)作，在ONO阻止區(qū)51t、52t的電子可被注入的電洞所中和，其中N+接合端41、42可藉由帶至帶穿隧產(chǎn)生該電洞。在位元散布41、42之偏壓(Vb)通常是+4～+5V、控制閘極61、62的電壓(Vcg)是-1～-3，而字組閘極63則是接地(如第2圖所示)。ONO薄膜之電洞注入電壓需在5～6megaV/，然而，閾值范圍的影響剛好相反，因?yàn)殡姸幢入娮痈自斐裳趸?絕緣層的傷害，經(jīng)過(guò)多次的寫入及抹除循環(huán)，會(huì)產(chǎn)生阻止區(qū)。
降低帶至帶的熱電洞產(chǎn)生，可減少電洞注入，在同樣的正電壓接至P型基質(zhì)20時(shí)，如第2b圖所示，Vb＝Vsub＝+4～+5V加至位N+散布41、42上，因帶至帶穿隧產(chǎn)生的電洞會(huì)被抑制。一旦基質(zhì)與控制閘極的電壓變得較高時(shí)(大於8～10megaV/)，來(lái)自阻止區(qū)(51t、52t)的電子會(huì)藉Fowler-Nordheim(FN)穿隧噴至矽質(zhì)31、32，然而這種FN抹除方式，在井的偏壓是正時(shí)，需要三重井區(qū)(在P型基質(zhì)，P型井在N型井中)去區(qū)隔要每一個(gè)記憶體單元與支持裝置，因此這三重井區(qū)一定要夠深，而對(duì)每一個(gè)區(qū)塊區(qū)隔三重井區(qū)，會(huì)造成嚴(yán)重的密度損失。
在這些方法中，抹除的動(dòng)作是由控制閘極與位元散布電壓決定，一旦記憶體單元中的控制線與位元線間互相平行，就必須利用特殊的電晶體去分隔陣列，或經(jīng)由不同的線路，去定義抹除的區(qū)塊大小，而這陣列會(huì)影響到密度。

發(fā)明內(nèi)容
本發(fā)明的主要目的，藉在記憶控制閘極旁之字組閘極上加入負(fù)電壓，改變位於記憶控制閘極下的接合端之高能量電洞分布，提升抹除的速度或減少雙MONOS單元抹除的所需電壓。
本發(fā)明之另一目的，藉在記憶控制閘極旁的字組閘極上接上正電壓，消耗電洞，以減少雙MONOS單元之抹除速度。
本發(fā)明之又一目的，在選擇的字組閘上接上負(fù)電壓，以抹除電記憶陣列上的字組線。
本發(fā)明之再一目的，在正常抹除情況下，藉將一正電壓接至字組閘面、一相反控制閘極和一相反控制閘極散布，提供一正字組通道電壓禁止抹除單元上的資料。
本發(fā)明之另一目的，藉字組閘極、控制閘極與位元散布電壓之選擇，達(dá)到在記憶陣列之一個(gè)或兩個(gè)單元的抹除。
本發(fā)明之另一目的，透過(guò)F-N的抹除原理，藉一正字組閘極電壓、一正字組通道電壓與選擇適當(dāng)?shù)淖纸M閘極、控制閘極與位元散布，減少電洞的注入，以提高使用性。
本發(fā)明之另一目的，在未選擇的字組線接上負(fù)電壓，以減少寫入程式所遇到的干擾。
具體實(shí)施例方式
本發(fā)明的第一個(gè)實(shí)施例提供了一種方法，藉由將正與負(fù)的電壓接至雙MONOS記憶體裝置的字組閘極，可控制抹除速度達(dá)5倍的范圍，其中控制閘極通道長(zhǎng)度約小於50nm，比電洞的平均自由路徑短上數(shù)倍，這雙MONOS記憶體單元擁有非常短的控制閘極通道長(zhǎng)度，比電子與電洞之平均自由路徑長(zhǎng)度還短上數(shù)倍，由側(cè)壁處理技術(shù)形成的超短記憶體通道長(zhǎng)萬(wàn)，提供了一受相鄰之字組閘極通道電壓影響的抹除動(dòng)作。這相鄰的字組閘極電壓直接影響到高能量的電洞分布，其中該電洞在記憶控制閘極下的接合端所產(chǎn)生的。在寫入與抹除程式時(shí)，本發(fā)明有效的利用字組閘極電壓，去影響控制閘極通道旁的字組通道電壓，特別需要注意的是，若控制閘極通道的長(zhǎng)度是100nm或是更長(zhǎng)，即比電子與電洞的平均自由路徑長(zhǎng)度長(zhǎng)上數(shù)倍，這字組通道電壓將不影響相鄰的通道，并且本發(fā)明提到的一切原理將不適用。
本發(fā)明的第二個(gè)實(shí)施例中，區(qū)塊的抹除是由字組線的選擇來(lái)定義。一個(gè)區(qū)塊的抹除可如單一字組線那小，也可以大至如多個(gè)字組線，在一選擇的字組線之控制閘極與相關(guān)帶有負(fù)偏壓之控制閘極下，氮化物阻止區(qū)可如在一選擇之字組線上接上負(fù)電壓一樣，進(jìn)行抹除動(dòng)作。一未選擇字組線之控制閘極下的氮化物阻止區(qū)，帶有正電壓的條件下，該氮化物阻止區(qū)不會(huì)被抹除。
本發(fā)明的第三個(gè)實(shí)施例，提供了單一個(gè)單元的抹除。一個(gè)單一MONOS單元包含了兩個(gè)相鄰的氮化物阻止區(qū)(儲(chǔ)存區(qū))，在兩儲(chǔ)存區(qū)相關(guān)之控制閘上接一負(fù)電壓，在選擇之字組線的儲(chǔ)存區(qū)皆會(huì)被抹除。若未選擇的字組線上的相關(guān)單元接上正電壓時(shí)，其他共用同一個(gè)控制線與位元線的儲(chǔ)存區(qū)是不會(huì)被抹除的。
本發(fā)明第四個(gè)實(shí)施例中，提供了一種較慢例較穩(wěn)定的抹除方法，該方法增加了記憶體單元的耐用性。這是如與F-N相似的抹除方法，利用字組線電壓。對(duì)記憶體的基質(zhì)接上偏壓是沒(méi)有必要的，字組線與位元線皆升至一正電壓，而控制閘極則接上一負(fù)偏壓，在ONO薄膜形成高電場(chǎng)，形成阻止區(qū)。選擇會(huì)產(chǎn)生比實(shí)際需要的電洞注入還高之電壓。
本發(fā)明的第五個(gè)實(shí)施例中，提升未選擇單元的程式干擾。降低末選擇字組線的電壓，至一小的負(fù)電壓，可透過(guò)增加正確的相鄰位元線，將干擾的時(shí)間提升至數(shù)秒。


第1圖習(xí)知之雙MONOS單元結(jié)構(gòu)的示意圖第2a圖習(xí)知之在位元散布端，因帶至帶穿隧造成電洞注入抹除之偏壓情況示意圖第2b圖習(xí)知之藉接相同之位元電壓至基質(zhì)，F(xiàn)owler-Nordeim穿隧示意圖第3a圖本發(fā)明之以量測(cè)電洞注入之字組閘極電壓的抹除，顯示之偏壓情況圖第3b圖本發(fā)明之在不同的字組通道，正確的控制閘極上之MONOS的啟始臨界電壓圖第4a圖本發(fā)明之在字組線抹除時(shí)，陣列電壓的表示圖第4b圖本發(fā)明之在單一對(duì)單元抹除時(shí)，陣列電壓的表示圖第4c圖本發(fā)明之對(duì)較佳耐久性FN相似塊清除時(shí)，陣列電壓的表示圖第5a圖本發(fā)明之在未選擇的字組線電壓情況下，線小程式的干擾表示圖第5b圖在未選擇的字組閘極接上負(fù)偏壓之程式，干擾改善的實(shí)驗(yàn)資料圖詳細(xì)說(shuō)明第3a圖中的記憶體單元剖面圖中，緊鄰與一字閘極63之兩個(gè)控制閘極61、62，分別接上偏號(hào)Vcgu(左邊，未選擇)與Vcg(右邊，選擇)，在兩控制閘極61、62之下，分別是氮化物阻止區(qū)51t、52t，該右側(cè)控制閘極62是目標(biāo)的記憶體單元，其中該ONO之下的氮化物阻止區(qū)藉由CHE充滿電子。在抹除的實(shí)驗(yàn)中，這目標(biāo)區(qū)右側(cè)控制閘極62接上約Vcgs＝-3V的，而右側(cè)的位元散布則接上偏壓Vbs＝4V，其中字組閘極63與基質(zhì)20接地。在左側(cè)、未選擇的一邊，該控制閘極與散布分別接上約Vcgu＝4、Vcbu＝V的偏壓。
第3b圖顯示啟始臨界電壓是時(shí)間的函數(shù)，圖中顯示了三條不同字組閘極電壓的曲線?？刂崎l極、散布與基質(zhì)限定在Vcgu＝4V、Vcgs＝-3V、Vbu＝4V、Vbs＝4V。當(dāng)Vword＝0時(shí)，經(jīng)過(guò)一秒，抹除目標(biāo)電壓是Vt＝0.5V；將字組閘極偏壓至稍微負(fù)的電壓Vword＝-0.5V，可將抹除速度提升近1000倍，這是因?yàn)樵谟覀?cè)散布42之接合端，產(chǎn)生的電洞被負(fù)電壓拉向字組閘極，而累積較多在目標(biāo)控制閘極62；將接至字組閘極的電壓更進(jìn)一步調(diào)整至-1V，可增進(jìn)抹除速度超過(guò)1000倍；另一方面，提升字組閘極至正的電壓Vword＝2V，可讓左側(cè)散布41的一些電壓通過(guò)字組閘極通道端，靠近字組閘極裝置的閾值。通過(guò)的電壓將約等於Vword＝2V減掉字組閘極裝置的閾值，即約等於1V，因?yàn)樽纸M閘極電壓限制了字組閘極通道的電壓，事實(shí)上，未選擇位元線的電壓并不需要高於1V，根據(jù)這個(gè)實(shí)驗(yàn)數(shù)據(jù)，在字組閘極上接至2V產(chǎn)生之該正字組閘極通道電壓1V，抹除速度減少1000倍，因此，在正常的條件下(選擇控制閘極的偏壓為-3V、選擇散布的偏壓為+4V)，當(dāng)一正閘極可有效的利用時(shí)，可抑制抹除的動(dòng)作。將字組閘極偏壓至大約3-4V的正電壓時(shí)，該閘極通道可提供一正電壓，去選擇控制閘極通道排除電洞。
本發(fā)明的第二實(shí)施例，抹除區(qū)塊被字組線選擇來(lái)定義，一雙MONOS記憶體單元陣列如第4a圖所示，記憶體單元成行成列的排列，其中字組閘極以控制線水平的方式連接，控制閘極與散布則以位元線垂直的方向連接，這種型式的記憶體陣列稱做一位元散布陣列，因?yàn)樵趩我恍兄邢噜彽挠洃涹w單元的位元線透過(guò)散布來(lái)連接。在一個(gè)記憶體陣列或次陣列中，控制線偏壓至約-3V，而位元線提升至大學(xué)4V。然而，字元線的選擇可進(jìn)一步的再分割。在控制閘極之下的ONO記憶體薄膜區(qū)域51t、52t，與負(fù)偏壓字組閘極相關(guān)之區(qū)域，將被抹除，因此可形成一很小的抹除區(qū)塊，不需要再額外的選擇控制線與位元線，因此布局的區(qū)域就可以省下來(lái)。
本發(fā)明的第四個(gè)實(shí)施例提供一雙MONOS記憶體陣列的單一單元抹除，在第4b圖中，在位元線BLn、控制線CGn與字元線WLn中選擇了一固一記憶體單元100，該選擇的字組線WLn偏壓至負(fù)的電壓(0V--2.5V)、該選擇的位元線BLn偏壓至一正的電壓(約4V)，而選擇的控制線CGn偏壓至約-3V，其他未選擇的記憶體單元用共用相同的選擇位元線BLn，而控制線CGn可被保護(hù)，以免被抹除，這正的電壓其范圍在2.5至4V，其他的未選擇控制線必須偏壓至一正的電壓、其他未選擇位元線必須偏壓至一正的電壓。該正的控制閘極偏壓之未選擇的單元110不會(huì)被抹除，因?yàn)閹е翈Мa(chǎn)生的電洞數(shù)目并不多，因此可達(dá)到選擇的位置抹除。
本發(fā)明的第四個(gè)實(shí)施例，提出一個(gè)雖然較慢，但更可靠的利用F-N抹除，來(lái)增加記憶單元的耐用性。藉有效率的使用字組線電壓，就不需要對(duì)記憶體單元基質(zhì)做偏壓，因此三倍的井深就不需要，就可保留區(qū)域。第4c圖中表示一接近F-N抹除的電壓情況，所有字組線的電壓提升至4V、位元線也提升至4V，而控制線則偏壓至約-5--6V，雖然本發(fā)明中的所有電壓是約略值，可能在某一范圍內(nèi)變化，但在接近F-N抹除的電壓值則有所不同，因ONO薄膜需要較高的電場(chǎng)，以供噴出電子，約需要8megaV/，為了要讓電子從氮化物阻止區(qū)51t、52t中噴出，而該字組線亦提高偏壓至約4V。當(dāng)技術(shù)的進(jìn)步讓字組閘極長(zhǎng)度的尺寸愈來(lái)愈小，散布就愈來(lái)愈靠近，則字組閘極通道將愈接近正的汲極電壓，而不是接地的記憶體基質(zhì)，在這種情形下，增加字組閘的電壓將有較大的F-N抹除效果。
本發(fā)明的第五個(gè)實(shí)施例，可程式化未選擇單元的干擾，如第5a圖所示，在選擇控制線CGn+1、選擇位元線BLn+1與選擇字元線WLn的左側(cè)裝置就是程式目標(biāo)單元，在左側(cè)相處的位元線BLn是接地的、選擇位元線BLn+1偏壓至4.5V，與選擇的字組閘WLn的電壓則升至1.2V，為了要提供及控制程式化的電流，其中該選擇的字組閘極的電壓略高於字組閘極啟始臨界電壓，對(duì)未選擇的字組線偏壓至稍微的負(fù)電壓，如-1V，可改善程式的干擾。在第5b圖中可以看到，在施予負(fù)電壓後，該程式干擾可由0.1秒改善至數(shù)秒鐘，為了保護(hù)目標(biāo)控制線CGn+1的右側(cè)裝置，相鄰的位元線BLn+2提升至2.2V，而右側(cè)控制閘極CGn+1的閘極至源極的電壓變成-1V(1.2-2.2V)，這負(fù)的Vgs電壓何護(hù)相鄰的單元，免於程式的干擾，在不對(duì)商側(cè)相鄰位元線BLn+1施加負(fù)電壓，小幅增加右側(cè)相鄰位元線BLn+1的電壓，可得到同樣的干擾保護(hù)作用，在相同的選擇控制閘極CGn+1下的左側(cè)記憶體干域，藉提升BLn-1的模式，亦可受到保護(hù)，免於程式干擾左側(cè)。未選擇記憶體單元之閘極至源極的電壓Vgs小於0是提升程式干擾的基礎(chǔ)，藉由降低字組線的電壓或增加位元線的電壓可將Vgs調(diào)成負(fù)的，而負(fù)的Vgs最佳電壓由裝置、泄露、電路簡(jiǎn)化等因素決定。
權(quán)利要求
1.一種由雙MONOS構(gòu)成的非揮發(fā)性記憶體抹除方法，包括下列步驟a.將一通道區(qū)域的第一側(cè)之第一傳導(dǎo)區(qū)偏壓至一第一正電壓；b.將一通道區(qū)域的第二側(cè)之第二傳導(dǎo)區(qū)偏壓至一第二正電壓；c.將第一傳導(dǎo)閘極偏壓至一第一負(fù)電壓；d.將第二傳導(dǎo)閘極偏壓至該第一負(fù)電壓；e.將第三傳導(dǎo)區(qū)偶合至一選擇字組線偏壓至0伏特或一第二負(fù)電壓；f.將該第三傳導(dǎo)閘極偶合至一未選擇字組線偏壓至一第四正電壓；g.偶合至選擇字組線之記憶體單元的該第一傳導(dǎo)閘極下的一絕緣體產(chǎn)生一電場(chǎng)。
2.如申請(qǐng)專利第1項(xiàng)所述之方法，其中產(chǎn)生之該電場(chǎng)具足夠的能力，將阻止電子從該絕緣體噴至該通道區(qū)域。
3.如申請(qǐng)專利第1項(xiàng)所述之方法，其中產(chǎn)生之該電場(chǎng)具足夠的能力，將電洞從該通道區(qū)域之接合端注入至該絕緣體。
4.如申請(qǐng)專利第1項(xiàng)所述之方法，其中該第一傳導(dǎo)區(qū)偶合至位元線，以形成選擇的單元。
5.如申請(qǐng)專利第1項(xiàng)所述之方法，其中該第二傳導(dǎo)區(qū)偶合至位元線，以形成相鄰的單元。
6.如申請(qǐng)專利第1項(xiàng)所述之方法，其中該第一傳導(dǎo)閘極及第二傳導(dǎo)閘極為控制閘極。
7.如申請(qǐng)專利第1項(xiàng)所述之方法，其中該第三傳導(dǎo)閘極被絕緣并位於該第一傳導(dǎo)閘極與第二傳導(dǎo)閘極間，為一字組閘極。
8.如申請(qǐng)專利第1項(xiàng)所述之方法，其中該第三傳導(dǎo)閘極偶合至該選擇組線，并偏壓至一負(fù)電壓，并可加速將電洞由該記憶體單元的該通道區(qū)域之接合端注入第二傳導(dǎo)閘極之絕緣體。
9.如申請(qǐng)專利第1項(xiàng)所述之方法，其中該第三傳導(dǎo)閘極偶合至該未選擇組線，并偏壓至一正電壓，并可抑止將電洞由該記憶體單元的該通道區(qū)域之接合端注入第二傳導(dǎo)閘極之絕緣體。
10.如申請(qǐng)專利第1項(xiàng)所述之方法，其中該第三傳導(dǎo)閘極偶合至該選擇組線，并偏壓至一正電壓，藉消耗該第一傳導(dǎo)閘極之電洞，可降低抹除的速度。
11.如申請(qǐng)專利第1項(xiàng)所述之方法，其中將該選擇字組線偏壓至一負(fù)電壓及將該未選擇字組線偏壓至一正偏壓，可提供一抹除區(qū)塊大小至該選擇字組線。
12.一種由雙MONOS構(gòu)成的非揮發(fā)性記憶體之單一單元抹除方法，包括下列步驟a.將一欲抹除的選擇單元之位元線偏壓至一第一正電壓；b.將該欲抹除的選擇單元之控制閘極偏壓至一第一負(fù)電壓；c.將一偶合至選擇字組線之字組閘極偏壓至一第二負(fù)電壓；d.將該偶合至未選擇字組線之字組閘極偏壓至一第四正電壓；e.在該選擇單元之該控制閘極下，於一絕緣體中產(chǎn)生一電場(chǎng)。
13.如申請(qǐng)專利范圍第12項(xiàng)所述之方法，其中該欲抑止的該單元之該位元線偏壓至一第二正電壓。
14.如申請(qǐng)專利范圍第12項(xiàng)所述之方法，其中產(chǎn)生的該電場(chǎng)具足夠的能力，將阻止的電子從該絕緣體噴至該選擇單元的通道區(qū)域。
15.如申請(qǐng)專利范圍第12項(xiàng)所述之方法，其中產(chǎn)生的該電場(chǎng)具足夠的能力，將電洞從該接合端注入至該選擇單元的通道區(qū)域。
16.如申請(qǐng)專利范圍第12項(xiàng)所述之方法，其中該字組閘極被絕緣并位於該選擇單元的控制閘極與一相鄰未選擇單元的控制閘極間。
17.如申請(qǐng)專利范圍第12項(xiàng)所述之方法，其中該未選擇字組線偏壓至該第四正電壓，提供了單元偶合至該未選擇字元線所須的抹除阻止。
18.如申請(qǐng)專利范圍第12項(xiàng)所述之方法，其中該未選擇字組線的控制閘極偶合至該選擇字組線，偏壓至該第四正電壓，提供了單元偶合至該未選擇字元線所須的抹除阻止。
19.一種在選擇單元寫入程式時(shí)，提升未選擇單元的程式干擾之方法，包括下列步驟a.在一選擇單元內(nèi)選擇一左側(cè)或右側(cè)區(qū)去寫入程式；b.將選擇位元線偏壓至一第一正電壓；c.將近端相鄰至該選擇字元線之靠近字元線偏壓至0伏特；d.將遠(yuǎn)端相鄰至該選擇字元線之靠近字元線偏壓至一第二正電壓；e.將選擇組線偏壓至一第三正電壓；f.將未選擇組線偏壓至一負(fù)電壓；g.在未選擇單元上，將閘極至源極形成負(fù)電壓。
20.如申請(qǐng)專利第19項(xiàng)所述之方法，其中該選擇字組線的偏壓至高於字組閘極啟始臨界電壓之上，以控制寫入程式的電式。
21.如申請(qǐng)專利第19項(xiàng)所述之方法，其中該未選擇字組線偏壓至一負(fù)電壓，以改善程式干擾。
22.如申請(qǐng)專利第19項(xiàng)所述之方法，其中該選擇字組線偏壓至該第三正電壓，保護(hù)未選擇的該單單元免除程式干擾。
23.如申請(qǐng)專利第19項(xiàng)所述之方法，其中在該未選擇單元內(nèi)，造成的閘極至源極的負(fù)電壓，可提升程式干擾。
24.一種由雙MONOS構(gòu)成的非揮發(fā)性記憶體之字組線抹除方法，包括下列步驟a.一種抹除選擇雙MONOS記憶體單元的方法；b.一種抹除未選擇雙MONOS記憶體單元的抑止方法；c.一種在該雙MONOS記憶體單元的控制閘極下，產(chǎn)生足夠從絕緣體噴出阻止電子至通道區(qū)域之電場(chǎng)的方法；d.一種在該雙MONOS記憶體單元的控制閘極下，產(chǎn)生足夠從接合區(qū)注入電洞至控制閘極下之阻止區(qū)的方法。
25.如申請(qǐng)專利第24項(xiàng)所述之方法，其中該電場(chǎng)足夠施行Fowler-Nordheim穿隧，從絕緣體噴出電子。
26.如申請(qǐng)專利第24項(xiàng)所述之方法，其中該電場(chǎng)足夠把電洞注入該阻止區(qū)。
27.一種由雙MONOS構(gòu)成的非揮發(fā)性記憶體之單一單元抹除方法，包括下列步驟a.一種抹除選擇雙MONOS記憶體單一單元的方法；b.一種抹除未選擇雙MONOS記憶體單元的抑止方法；c.一種在該選擇單一雙MONOS記憶體單元的控制閘極下，產(chǎn)生足夠從絕緣體噴出阻止電子至通道區(qū)域之電場(chǎng)的方法；d.一種在該選擇單一雙MONOS記憶體單元的控制閘極下，產(chǎn)生足夠從接合區(qū)注入電洞至控制閘極下之絕緣體的方法。
28.如申請(qǐng)專利第27項(xiàng)所述之方法，其中該抹除雙MONOS記憶體單元抑止方法，藉由一正控制閘極電壓偶合至一選擇字組線。
29.如申請(qǐng)專利第27項(xiàng)所述之方法，其中該單一雙MONOS記憶體單元包含二個(gè)記憶體儲(chǔ)存區(qū)域，該記憶體儲(chǔ)存區(qū)域包括在每一控制閘極下的氮化物區(qū)域。
30.一種提升非揮發(fā)性雙MONOS記憶體單元程式干擾的方法，包括下列步驟a.一種選擇一雙MONOS記憶體單元程式化的方法；b.一種偏壓未選擇雙MONOS記憶體單元的程式化抑止方法；c.一種在擒近一儲(chǔ)存區(qū)之通道區(qū)域產(chǎn)生電場(chǎng)的方法，其中該電場(chǎng)足夠阻止電子脫離該儲(chǔ)存區(qū)。
31.如申請(qǐng)專利第31項(xiàng)所述之方法，其中該在通道區(qū)中產(chǎn)生電場(chǎng)阻止電子脫離該儲(chǔ)存區(qū)，需要增加一些時(shí)間，以制造一程式干擾與提升短的程式操作之程式干擾。
32.如申請(qǐng)專利第31項(xiàng)所述之方法，其中在通道區(qū)中產(chǎn)生電場(chǎng)阻止電子脫離該儲(chǔ)存區(qū)，系因未選擇字組線施負(fù)電壓的結(jié)果。
全文摘要
在習(xí)知技術(shù)中,在位元散布端接上正偏壓及在控制閘極接上負(fù)偏壓,抹除雙MONOS記憶體上的資料,另一字組閘極與基質(zhì)端則接地,由於控制閘極通道長(zhǎng)度較短,只有載體逸出長(zhǎng)度的數(shù)倍,相鄰於控制閘極的字組閘極通道之電壓,會(huì)影響抹除的特性及速度,將字組閘極接上一負(fù)電壓可增進(jìn)抹除的速度,而字組閘極接上一正電壓時(shí),會(huì)降低抹除速度,藉有效的對(duì)記憶體陣列作偏壓,在無(wú)區(qū)域損失的情況下,可抹除字組線或甚至是單一記憶體單元,與習(xí)知中藉三重井區(qū)或物理的區(qū)塊阻隔來(lái)達(dá)到抹除區(qū)塊,而在不需對(duì)基質(zhì)作偏壓及對(duì)字組線電壓程式干擾保護(hù)下,抹除接近F－N通道亦包括於本發(fā)明中。
文檔編號(hào)G11C16/04GK1367490SQ0114021
公開日2002年9月4日 申請(qǐng)日期2001年12月5日 優(yōu)先權(quán)日2000年12月5日
發(fā)明者大倉(cāng)世紀(jì), 大倉(cāng)智子, 齊藤智也 申請(qǐng)人:哈羅大規(guī)模集成電路設(shè)計(jì)與裝置技術(shù)公司