內(nèi)存模組及應(yīng)用該內(nèi)存模組的電子裝置的制造方法
【專利摘要】一種內(nèi)存模組及應(yīng)用該內(nèi)存模組的電子裝置，該內(nèi)存模組包括電路板及若干存儲(chǔ)芯片，其特征在于：所述每一存儲(chǔ)芯片包括一線路板、位于線路板上的第一晶元、與第一晶元電連接的第二晶元及收容所述第一及第二晶元并與線路板組接的封裝外殼，所述每一存儲(chǔ)芯片包括若干信號(hào)端及數(shù)據(jù)端，所述每一存儲(chǔ)芯片的第一晶元及第二晶元通過相應(yīng)的信號(hào)端及數(shù)據(jù)端與所述電路板電連接。該電子裝置的內(nèi)存模組的存儲(chǔ)容量大、內(nèi)存條上存儲(chǔ)芯片的數(shù)量少，大大縮減了內(nèi)存模組的成本及體積。
【專利說明】
內(nèi)存模組及應(yīng)用該內(nèi)存模組的電子裝置
技術(shù)領(lǐng)域
[0001]本實(shí)用新型涉及一種內(nèi)存模組及應(yīng)用該內(nèi)存模組的電子裝置。
【背景技術(shù)】
[0002]隨著電子信息技術(shù)的不斷發(fā)展，雙倍資料速率內(nèi)存條DDR(DoubleData Rate)已成為現(xiàn)在的主流內(nèi)存規(guī)范，普遍受到各大芯片組廠商的主流產(chǎn)品的支持。目前DDR運(yùn)行頻率主要有100MHz、133MHz、166MHz三種，由于DDR內(nèi)存具有雙倍速率傳輸數(shù)據(jù)的特性，因此在DDR內(nèi)存的標(biāo)識(shí)上采用了工作頻率X 2的方法，也就是DDR2、DDR3和DDR4。
[0003]目前，內(nèi)存條DDR3及DDR4已廣泛應(yīng)用于電腦主板上，每個(gè)內(nèi)存條上設(shè)置有若干內(nèi)存芯片，然而，電腦的內(nèi)存條上的存儲(chǔ)芯片通常是單晶元芯片，即內(nèi)存條上每顆存儲(chǔ)芯片內(nèi)只封裝有一個(gè)晶元芯片。通常，單顆存儲(chǔ)芯片的存儲(chǔ)容量最大只能達(dá)到16G，若想實(shí)現(xiàn)更大存儲(chǔ)容量，就要增加存儲(chǔ)芯片的個(gè)數(shù)。
[0004]如圖1及圖2所示，為現(xiàn)有技術(shù)中的電子裝置的內(nèi)存線路板10與存儲(chǔ)芯片的連接示意圖，其中，內(nèi)存線路板10包括16個(gè)存儲(chǔ)芯片U0-U15，為了擴(kuò)展存儲(chǔ)容量，每?jī)蓚€(gè)存儲(chǔ)芯片做為一組存儲(chǔ)單元，每一顆存儲(chǔ)芯片包括三個(gè)控制端A、B、C及若干數(shù)據(jù)端D0~D10。以第一組存儲(chǔ)單元的存儲(chǔ)芯片DO及D8為例，存儲(chǔ)芯片DO的三個(gè)控制端A、B、C分別對(duì)應(yīng)連接主板上的第一時(shí)鐘控制端CKO、第一數(shù)據(jù)控制端CSO及第一開關(guān)控制端COTO，存儲(chǔ)芯片D8的三個(gè)控制端A、B、C分別對(duì)應(yīng)連接主板上的第二時(shí)鐘控制端CKl、第二數(shù)據(jù)控制端CSl及第二開關(guān)控制端⑶Tl。同時(shí)，存儲(chǔ)芯片DO及D8的數(shù)據(jù)端彼此對(duì)應(yīng)相連，并與電腦主板上的一組數(shù)據(jù)接口DQO?DQlO對(duì)應(yīng)相連，以使存儲(chǔ)芯片與內(nèi)存線路板10的一組數(shù)據(jù)接口實(shí)現(xiàn)數(shù)據(jù)傳輸。后續(xù)每組存儲(chǔ)單元的存儲(chǔ)芯片均與前一組存儲(chǔ)單元的存儲(chǔ)芯片相連，從而通過存儲(chǔ)芯片DO及D8與內(nèi)存線路板10上的相應(yīng)控制端相連。
[0005]如此，若想擴(kuò)充內(nèi)存條的存儲(chǔ)容量，就需要相應(yīng)增加每一存儲(chǔ)單元的存儲(chǔ)芯片的數(shù)量，從而不但會(huì)增加內(nèi)存條的成本，還會(huì)增大內(nèi)存條的尺寸及重量。
【實(shí)用新型內(nèi)容】
[0006]鑒于上述內(nèi)容，有必要提供一種能提升電腦存儲(chǔ)容量、體積小且成本低的內(nèi)存模組及應(yīng)用該內(nèi)存模組的電子裝置。
[0007]—種電子裝置，包括一內(nèi)存模組，該內(nèi)存模組包括電路板及若干存儲(chǔ)芯片，其特征在于:所述每一存儲(chǔ)芯片包括一線路板、位于線路板上的第一晶元、與第一晶元電連接的第二晶元及收容所述第一及第二晶元并與線路板組接的封裝外殼，所述每一存儲(chǔ)芯片包括若干信號(hào)端及數(shù)據(jù)端，所述每一存儲(chǔ)芯片的第一晶元及第二晶元通過相應(yīng)的信號(hào)端及數(shù)據(jù)端與所述電路板電連接。
[0008]優(yōu)選的，所述每一存儲(chǔ)芯片包括第一至第八信號(hào)端及若干數(shù)據(jù)端，所述存儲(chǔ)芯片的第一至第四信號(hào)端與該存儲(chǔ)芯片的第一晶元電連接，所述存儲(chǔ)芯片的第五至第八信號(hào)端與該存儲(chǔ)芯片的第二晶元電連接，所述存儲(chǔ)芯片的若干數(shù)據(jù)端與所述第一及第二晶元均電連接，所述第一信號(hào)端與電路板的第一時(shí)鐘控制端相連，第二信號(hào)端與電路板的第二時(shí)鐘控制端相連，第三信號(hào)端與電路板上的第一時(shí)鐘傳輸端相連，第四信號(hào)端與電路板的第二時(shí)鐘傳輸端相連，第五信號(hào)端與電路板的第一開關(guān)控制端相連，第六信號(hào)端與電路板的第二開關(guān)控制端相連，第七信號(hào)端與電路板的第一數(shù)據(jù)控制端相連，第八信號(hào)端與電路板上的第二數(shù)據(jù)控制端相連，每一存儲(chǔ)芯片的數(shù)據(jù)端與電腦電路板的相應(yīng)組的數(shù)據(jù)接口對(duì)應(yīng)相連。
[0009]優(yōu)選的，所述內(nèi)存模組包括第一至第八存儲(chǔ)芯片，所述每一存儲(chǔ)芯片包括第一至第八信號(hào)端及若干數(shù)據(jù)端，所述存儲(chǔ)芯片的第一至第四信號(hào)端與該存儲(chǔ)芯片的第一晶元電連接，所述存儲(chǔ)芯片的第五至第八信號(hào)端與該存儲(chǔ)芯片的第二晶元電連接，所述第一及第五存儲(chǔ)芯片的第一信號(hào)端與電路板的第一時(shí)鐘控制端相連，所述第一及第五存儲(chǔ)芯片的第二信號(hào)端與電路板的第二時(shí)鐘控制端相連，所述第一及第五存儲(chǔ)芯片的第三信號(hào)端與電路板上的第一時(shí)鐘傳輸端相連，所述第一及第五存儲(chǔ)芯片的第四信號(hào)端與電路板的第二時(shí)鐘傳輸端相連，所述第一及第五存儲(chǔ)芯片的第五信號(hào)端與電路板的第一開關(guān)控制端相連，所述第一及第五存儲(chǔ)芯片的第六信號(hào)端與電路板的第二開關(guān)控制端相連，所述第一及第五存儲(chǔ)芯片的第七信號(hào)端與電路板的第一數(shù)據(jù)控制端相連，所述第一及第五存儲(chǔ)芯片的第八信號(hào)端與電路板上的第二數(shù)據(jù)控制端相連，所述第二至第四存儲(chǔ)芯片依次與第一存儲(chǔ)芯片電連接，以通過第一芯片與電路板的相應(yīng)控制端及傳輸端電連接，所述第六至第八存儲(chǔ)芯片依次與第五存儲(chǔ)芯片電連接，以通過第五芯片與電路板的相應(yīng)控制端及傳輸端電連接，每一存儲(chǔ)芯片的數(shù)據(jù)端與電腦電路板的相應(yīng)組的數(shù)據(jù)接口對(duì)應(yīng)相連。
[0010]優(yōu)選的，所述第一晶元與第二晶元堆疊設(shè)置。
[0011 ]優(yōu)選的，所述電子裝置為一電腦。
[0012]—種內(nèi)存模組，包括電路板及若干存儲(chǔ)芯片，其中，所述每一存儲(chǔ)芯片包括一線路板、位于線路板上的第一晶元、與第一晶元電連接的第二晶元及收容所述第一及第二晶元并與線路板組接的封裝外殼，所述每一存儲(chǔ)芯片包括若干信號(hào)端及數(shù)據(jù)端，所述每一存儲(chǔ)芯片的第一晶元及第二晶元通過相應(yīng)的信號(hào)端及數(shù)據(jù)端與所述電路板電連接。
[0013]優(yōu)選的，所述每一存儲(chǔ)芯片包括第一至第八信號(hào)端及若干數(shù)據(jù)端，所述存儲(chǔ)芯片的第一至第四信號(hào)端與該存儲(chǔ)芯片的第一晶元電連接，所述存儲(chǔ)芯片的第五至第八信號(hào)端與該存儲(chǔ)芯片的第二晶元電連接，所述存儲(chǔ)芯片的若干數(shù)據(jù)端與所述第一及第二晶元均電連接，所述第一信號(hào)端與電路板的第一時(shí)鐘控制端相連，第二信號(hào)端與電路板的第二時(shí)鐘控制端相連，第三信號(hào)端與電路板上的第一時(shí)鐘傳輸端相連，第四信號(hào)端與電路板的第二時(shí)鐘傳輸端相連，第五信號(hào)端與電路板的第一開關(guān)控制端相連，第六信號(hào)端與電路板的第二開關(guān)控制端相連，第七信號(hào)端與電路板的第一數(shù)據(jù)控制端相連，第八信號(hào)端與電路板上的第二數(shù)據(jù)控制端相連，每一存儲(chǔ)芯片的數(shù)據(jù)端與電腦電路板的相應(yīng)組的數(shù)據(jù)接口對(duì)應(yīng)相連。
[0014]優(yōu)選的，所述內(nèi)存模組包括第一至第八存儲(chǔ)芯片，所述每一存儲(chǔ)芯片包括第一至第八信號(hào)端及若干數(shù)據(jù)端，所述存儲(chǔ)芯片的第一至第四信號(hào)端與該存儲(chǔ)芯片的第一晶元電連接，所述存儲(chǔ)芯片的第五至第八信號(hào)端與該存儲(chǔ)芯片的第二晶元電連接，所述第一及第五存儲(chǔ)芯片的第一信號(hào)端與電路板的第一時(shí)鐘控制端相連，所述第一及第五存儲(chǔ)芯片的第二信號(hào)端與電路板的第二時(shí)鐘控制端相連，所述第一及第五存儲(chǔ)芯片的第三信號(hào)端與電路板上的第一時(shí)鐘傳輸端相連，所述第一及第五存儲(chǔ)芯片的第四信號(hào)端與電路板的第二時(shí)鐘傳輸端相連，所述第一及第五存儲(chǔ)芯片的第五信號(hào)端與電路板的第一開關(guān)控制端相連，所述第一及第五存儲(chǔ)芯片的第六信號(hào)端與電路板的第二開關(guān)控制端相連，所述第一及第五存儲(chǔ)芯片的第七信號(hào)端與電路板的第一數(shù)據(jù)控制端相連，所述第一及第五存儲(chǔ)芯片的第八信號(hào)端與電路板上的第二數(shù)據(jù)控制端相連，所述第二至第四存儲(chǔ)芯片依次與第一存儲(chǔ)芯片電連接，以通過第一芯片與電路板的相應(yīng)控制端及傳輸端電連接，所述第六至第八存儲(chǔ)芯片依次與第五存儲(chǔ)芯片電連接，以通過第五芯片與電路板的相應(yīng)控制端及傳輸端電連接，每一存儲(chǔ)芯片的數(shù)據(jù)端與電腦電路板的相應(yīng)組的數(shù)據(jù)接口對(duì)應(yīng)相連。
[0015]優(yōu)選的，所述第一晶元與第二晶元堆疊設(shè)置。
[0016]優(yōu)選的，所述第一晶元與第二晶元并排設(shè)置于所述線路板上。
[0017]相較現(xiàn)有技術(shù)，所述電子裝置的內(nèi)存模組的存儲(chǔ)芯片內(nèi)部包括兩個(gè)晶元，不但可以提升內(nèi)存模組的存儲(chǔ)容量，還能節(jié)省內(nèi)存模組上存儲(chǔ)芯片的數(shù)量，從而縮減了內(nèi)存模組的成本及體積，使電子裝置的向著輕、小的方向發(fā)展。
【附圖說明】
[0018]下面參照附圖結(jié)合【具體實(shí)施方式】對(duì)本實(shí)用新型作進(jìn)一步詳細(xì)描述:
[0019]圖1為現(xiàn)有技術(shù)的電子裝置的內(nèi)存線路板與存儲(chǔ)芯片連接的較佳實(shí)施方式的示意圖。
[0020]圖2為圖1中內(nèi)存線路板與存儲(chǔ)芯片較佳實(shí)施方式的布線示意圖。
[0021]圖3為本實(shí)用新型電子裝置與內(nèi)存模組的示意圖。
[0022]圖4為本實(shí)用新型內(nèi)存模組的電路板與存儲(chǔ)芯片的連接示意圖。
[0023]圖5為本實(shí)用新型內(nèi)存模組的存儲(chǔ)芯片的結(jié)構(gòu)示意圖。
[0024]圖6為本實(shí)用新型內(nèi)存模組的電路板與存儲(chǔ)芯片的布線示意圖。
【具體實(shí)施方式】
[0025]請(qǐng)參照?qǐng)D2及圖3，本實(shí)用新型電子裝置300包括至少一內(nèi)存模組200，該內(nèi)存模組200包括一電路板20、設(shè)置在電路板20上的8個(gè)存儲(chǔ)芯片U0-U7，在本實(shí)施例中，所述存儲(chǔ)芯片U0-U7為動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(Dynamic Random Access Memory，簡(jiǎn)稱DRAM)。在本實(shí)施例中，電子裝置300為一電腦。
[0026]如圖4所示，所述每一存儲(chǔ)芯片包括一線路板220、位于線路板220上的第一晶元221、與第一晶元221電連接的第二晶元222及收容所述第一晶元221、第二晶元222并與線路板220組接的封裝外殼223。所述第一晶元221與第二晶元222堆疊設(shè)置，當(dāng)然，所述第一晶元221及第二晶元222也可以并排設(shè)置于所述線路板220上。
[0027]如圖5所示，每一存儲(chǔ)芯片包括8個(gè)信號(hào)端々1)2、81、82、(:1工2、01、02及數(shù)據(jù)端00~D10。所述信號(hào)端六131、(:1、01與相應(yīng)存儲(chǔ)芯片的第一晶元221電連接，信號(hào)端42、82、02、02與相應(yīng)存儲(chǔ)芯片的第二晶元222電連接。以存儲(chǔ)芯片UO為例，存儲(chǔ)芯片UO的信號(hào)端Al與電路板20上的第一時(shí)鐘控制端CKEO相連，存儲(chǔ)芯片UO的信號(hào)端A2與電路板20上的第二時(shí)鐘控制端CKEl相連。存儲(chǔ)芯片UO的信號(hào)端BI與電路板20上的第一時(shí)鐘傳輸端CKO相連，存儲(chǔ)芯片UO的信號(hào)端B2與電路板20上的第二時(shí)鐘傳輸端CKl相連。存儲(chǔ)芯片UO的信號(hào)端Cl與電路板20上的第一開關(guān)控制端ODTO相連，存儲(chǔ)芯片UO的信號(hào)端C2與電路板20上的第二開關(guān)控制端ODTl相連。存儲(chǔ)芯片UO的信號(hào)端Dl與電路板20上的第一數(shù)據(jù)控制端CSO相連，存儲(chǔ)芯片UO的信號(hào)端D2與電路板20上的第二數(shù)據(jù)控制端CSl相連。存儲(chǔ)芯片UO的數(shù)據(jù)端DO?DlO與電腦電路板20上的一組數(shù)據(jù)接口DQO?DQlO對(duì)應(yīng)相連，以使存儲(chǔ)芯片UO與電路板20的一組數(shù)據(jù)接口DQO?DQlO實(shí)現(xiàn)數(shù)據(jù)傳輸。存儲(chǔ)芯片U4在電路板20的連接與存儲(chǔ)芯片UO在電路板20的布線相同。存儲(chǔ)芯片U1-U3依次與存儲(chǔ)芯片UO相連，以通過存儲(chǔ)芯片UO與電路板20的控制端CKEO、0^1、001'0、001'1工30工31及傳輸端0(0、0(1相連。存儲(chǔ)芯片1]5-1]7依次與存儲(chǔ)芯片1]4相連，以通過存儲(chǔ)芯片1]4與電路板20的控制端0^0、0^1、001'0、001'1工30工31及傳輸端0(0、0(1相連。所述存儲(chǔ)芯片U1-U3及存儲(chǔ)芯片U5-U7的數(shù)據(jù)端DO?DlO與電腦電路板20上的相應(yīng)的數(shù)據(jù)接口 DQ(M)Ql O對(duì)應(yīng)相連。
[0028]每一存儲(chǔ)芯片的第一晶元221及第二晶元222通過電路板20上的第一開關(guān)控制端ODTO及第二開關(guān)控制端ODTl接收開關(guān)控制信號(hào)，以控制啟動(dòng)內(nèi)存條讀寫工作。每一存儲(chǔ)芯片的第一晶元221及第二晶元222通過電路板20上的第一時(shí)鐘控制端CKEO及第二時(shí)鐘控制端CKEl分別接收時(shí)鐘控制信號(hào)，以觸發(fā)時(shí)鐘控制引腳，等待接收時(shí)鐘控制信號(hào)。每一存儲(chǔ)芯片的第一晶元221及第二晶元222通過電路板20上的第一時(shí)鐘傳輸端CKO及第二時(shí)鐘傳輸端CKl分別接收時(shí)鐘信號(hào)，以讀寫資料。每一存儲(chǔ)芯片的第一晶元221及第二晶元222通過電路板20上的第一數(shù)據(jù)控制端CSO及第二數(shù)據(jù)控制端CSl分別接收數(shù)據(jù)控制信號(hào)，以控制相應(yīng)存儲(chǔ)芯片的數(shù)據(jù)端DO?DlO工作。每一存儲(chǔ)芯片UO的數(shù)據(jù)端DO?DlO用于與電路板20的相應(yīng)組數(shù)據(jù)接口 DQO?DQlO對(duì)應(yīng)相連，以實(shí)現(xiàn)與電路板20的數(shù)據(jù)傳輸。在本實(shí)施例中，內(nèi)存模組200的存儲(chǔ)容量為32G。
[0029]綜上，由于存儲(chǔ)芯片內(nèi)部包括兩個(gè)晶元，不但可以提升存儲(chǔ)容量;而且節(jié)省了存儲(chǔ)芯片的數(shù)量，從而縮減了內(nèi)存模組200的成本及體積，使電子裝置的向著輕、小的方向發(fā)展。
【主權(quán)項(xiàng)】
1.一種電子裝置，包括一內(nèi)存模組，該內(nèi)存模組包括電路板及若干存儲(chǔ)芯片，其特征在于:所述每一存儲(chǔ)芯片包括一線路板、位于線路板上的第一晶元、與第一晶元電連接的第二晶元及收容所述第一及第二晶元并與線路板組接的封裝外殼，所述每一存儲(chǔ)芯片包括若干信號(hào)端及數(shù)據(jù)端，所述每一存儲(chǔ)芯片的第一晶元及第二晶元通過相應(yīng)的信號(hào)端及數(shù)據(jù)端與所述電路板電連接。2.如權(quán)利要求1所述的電子裝置，其特征在于:所述每一存儲(chǔ)芯片包括第一至第八信號(hào)端及若干數(shù)據(jù)端，所述存儲(chǔ)芯片的第一至第四信號(hào)端與該存儲(chǔ)芯片的第一晶元電連接，所述存儲(chǔ)芯片的第五至第八信號(hào)端與該存儲(chǔ)芯片的第二晶元電連接，所述存儲(chǔ)芯片的若干數(shù)據(jù)端與所述第一及第二晶元均電連接，所述第一信號(hào)端與電路板的第一時(shí)鐘控制端相連，第二信號(hào)端與電路板的第二時(shí)鐘控制端相連，第三信號(hào)端與電路板上的第一時(shí)鐘傳輸端相連，第四信號(hào)端與電路板的第二時(shí)鐘傳輸端相連，第五信號(hào)端與電路板的第一開關(guān)控制端相連，第六信號(hào)端與電路板的第二開關(guān)控制端相連，第七信號(hào)端與電路板的第一數(shù)據(jù)控制端相連，第八信號(hào)端與電路板上的第二數(shù)據(jù)控制端相連，每一存儲(chǔ)芯片的數(shù)據(jù)端與電腦電路板的相應(yīng)組的數(shù)據(jù)接口對(duì)應(yīng)相連。3.如權(quán)利要求1所述的電子裝置，其特征在于:所述內(nèi)存模組包括第一至第八存儲(chǔ)芯片，所述每一存儲(chǔ)芯片包括第一至第八信號(hào)端及若干數(shù)據(jù)端，所述存儲(chǔ)芯片的第一至第四信號(hào)端與該存儲(chǔ)芯片的第一晶元電連接，所述存儲(chǔ)芯片的第五至第八信號(hào)端與該存儲(chǔ)芯片的第二晶元電連接，所述第一及第五存儲(chǔ)芯片的第一信號(hào)端與電路板的第一時(shí)鐘控制端相連，所述第一及第五存儲(chǔ)芯片的第二信號(hào)端與電路板的第二時(shí)鐘控制端相連，所述第一及第五存儲(chǔ)芯片的第三信號(hào)端與電路板上的第一時(shí)鐘傳輸端相連，所述第一及第五存儲(chǔ)芯片的第四信號(hào)端與電路板的第二時(shí)鐘傳輸端相連，所述第一及第五存儲(chǔ)芯片的第五信號(hào)端與電路板的第一開關(guān)控制端相連，所述第一及第五存儲(chǔ)芯片的第六信號(hào)端與電路板的第二開關(guān)控制端相連，所述第一及第五存儲(chǔ)芯片的第七信號(hào)端與電路板的第一數(shù)據(jù)控制端相連，所述第一及第五存儲(chǔ)芯片的第八信號(hào)端與電路板上的第二數(shù)據(jù)控制端相連，所述第二至第四存儲(chǔ)芯片依次與第一存儲(chǔ)芯片電連接，以通過第一芯片與電路板的相應(yīng)控制端及傳輸端電連接，所述第六至第八存儲(chǔ)芯片依次與第五存儲(chǔ)芯片電連接，以通過第五芯片與電路板的相應(yīng)控制端及傳輸端電連接，每一存儲(chǔ)芯片的數(shù)據(jù)端與電腦電路板的相應(yīng)組的數(shù)據(jù)接口對(duì)應(yīng)相連。4.如權(quán)利要求1所述的電子裝置，其特征在于:所述第一晶元與第二晶元堆疊設(shè)置。5.如權(quán)利要求1所述的電子裝置，其特征在于:所述電子裝置為一電腦。6.—種內(nèi)存模組，包括電路板及若干存儲(chǔ)芯片，其特征在于:所述每一存儲(chǔ)芯片包括一線路板、位于線路板上的第一晶元、與第一晶元電連接的第二晶元及收容所述第一及第二晶元并與線路板組接的封裝外殼，所述每一存儲(chǔ)芯片包括若干信號(hào)端及數(shù)據(jù)端，所述每一存儲(chǔ)芯片的第一晶元及第二晶元通過相應(yīng)的信號(hào)端及數(shù)據(jù)端與所述電路板電連接。7.如權(quán)利要求6所述的內(nèi)存模組，其特征在于:所述每一存儲(chǔ)芯片包括第一至第八信號(hào)端及若干數(shù)據(jù)端，所述存儲(chǔ)芯片的第一至第四信號(hào)端與該存儲(chǔ)芯片的第一晶元電連接，所述存儲(chǔ)芯片的第五至第八信號(hào)端與該存儲(chǔ)芯片的第二晶元電連接，所述存儲(chǔ)芯片的若干數(shù)據(jù)端與所述第一及第二晶元均電連接，所述第一信號(hào)端與電路板的第一時(shí)鐘控制端相連，第二信號(hào)端與電路板的第二時(shí)鐘控制端相連，第三信號(hào)端與電路板上的第一時(shí)鐘傳輸端相連，第四信號(hào)端與電路板的第二時(shí)鐘傳輸端相連，第五信號(hào)端與電路板的第一開關(guān)控制端相連，第六信號(hào)端與電路板的第二開關(guān)控制端相連，第七信號(hào)端與電路板的第一數(shù)據(jù)控制端相連，第八信號(hào)端與電路板上的第二數(shù)據(jù)控制端相連，每一存儲(chǔ)芯片的數(shù)據(jù)端與電腦電路板的相應(yīng)組的數(shù)據(jù)接口對(duì)應(yīng)相連。8.如權(quán)利要求6所述的內(nèi)存模組，其特征在于:所述內(nèi)存模組包括第一至第八存儲(chǔ)芯片，所述每一存儲(chǔ)芯片包括第一至第八信號(hào)端及若干數(shù)據(jù)端，所述存儲(chǔ)芯片的第一至第四信號(hào)端與該存儲(chǔ)芯片的第一晶元電連接，所述存儲(chǔ)芯片的第五至第八信號(hào)端與該存儲(chǔ)芯片的第二晶元電連接，所述第一及第五存儲(chǔ)芯片的第一信號(hào)端與電路板的第一時(shí)鐘控制端相連，所述第一及第五存儲(chǔ)芯片的第二信號(hào)端與電路板的第二時(shí)鐘控制端相連，所述第一及第五存儲(chǔ)芯片的第三信號(hào)端與電路板上的第一時(shí)鐘傳輸端相連，所述第一及第五存儲(chǔ)芯片的第四信號(hào)端與電路板的第二時(shí)鐘傳輸端相連，所述第一及第五存儲(chǔ)芯片的第五信號(hào)端與電路板的第一開關(guān)控制端相連，所述第一及第五存儲(chǔ)芯片的第六信號(hào)端與電路板的第二開關(guān)控制端相連，所述第一及第五存儲(chǔ)芯片的第七信號(hào)端與電路板的第一數(shù)據(jù)控制端相連，所述第一及第五存儲(chǔ)芯片的第八信號(hào)端與電路板上的第二數(shù)據(jù)控制端相連，所述第二至第四存儲(chǔ)芯片依次與第一存儲(chǔ)芯片電連接，以通過第一芯片與電路板的相應(yīng)控制端及傳輸端電連接，所述第六至第八存儲(chǔ)芯片依次與第五存儲(chǔ)芯片電連接，以通過第五芯片與電路板的相應(yīng)控制端及傳輸端電連接，每一存儲(chǔ)芯片的數(shù)據(jù)端與電腦電路板的相應(yīng)組的數(shù)據(jù)接口對(duì)應(yīng)相連。9.如權(quán)利要求6所述的內(nèi)存模組，其特征在于:所述第一晶元與第二晶元堆疊設(shè)置。10.如權(quán)利要求6所述的內(nèi)存模組，其特征在于:所述第一晶元與第二晶元并排設(shè)置于所述線路板上。
【文檔編號(hào)】G06F1/18GK205450912SQ201521124567
【公開日】2016年8月10日
【申請(qǐng)日】2015年12月31日
【發(fā)明人】陳任佳, 劉現(xiàn)亭
【申請(qǐng)人】深圳市嘉合勁威電子科技有限公司