一種DisplayPort數(shù)據(jù)線搖擺測(cè)試儀的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及數(shù)據(jù)線測(cè)試設(shè)備，特別是涉及一種DisplayPort數(shù)據(jù)線搖擺測(cè)試儀。
【背景技術(shù)】
[0002]DisplayP0rt(簡(jiǎn)稱為DP)是一種高清數(shù)字顯示接口標(biāo)準(zhǔn)，可以連接電腦和顯示器，也可以連接電腦和家庭影院。已經(jīng)有替換HDMI等標(biāo)準(zhǔn)的趨勢(shì)。
[0003]2006年5月，視頻電子標(biāo)準(zhǔn)協(xié)會(huì)(VESA)確定了 I. O版標(biāo)準(zhǔn)，并在半年后升級(jí)到I. I版，提供了對(duì)HDCP的支持，2.0版也計(jì)劃在今年推出。作為HDMI和UDI的競(jìng)爭(zhēng)對(duì)手和DVI的潛在繼任者，DisplayPort贏得了 AMD、Intel、NVIDIA、戴爾、惠普、聯(lián)想、飛利浦、三星等業(yè)界巨頭的支持，而且它是免費(fèi)使用的。
[0004]Di sp IayPort數(shù)據(jù)線是用來連接各個(gè)Di sp I ayPort接口設(shè)備間的必須通道。在DisplayPort數(shù)據(jù)線生產(chǎn)時(shí)，需要進(jìn)行搖擺測(cè)試，而現(xiàn)有的搖擺測(cè)試系統(tǒng)，存在捕捉速度不夠快，以至搖擺測(cè)試不準(zhǔn)的缺點(diǎn)。
【實(shí)用新型內(nèi)容】
[0005]本實(shí)用新型的目的在于克服現(xiàn)有技術(shù)的不足，提供一種DisplayPort數(shù)據(jù)線搖擺測(cè)試儀，結(jié)構(gòu)簡(jiǎn)單，測(cè)試速度快。
[0006]為了達(dá)到上述目的，本實(shí)用新型采用的技術(shù)方案是：
[0007]一種Di sp IayPort數(shù)據(jù)線搖擺測(cè)試儀，包括主控制器及與主控制器雙向連接的FLASHCFlash EEPROM Memory，存儲(chǔ)芯片之一）、SRAM(Static Random Access Memory，即靜態(tài)隨機(jī)存取存儲(chǔ)器）、PR0MS(PR0M的英文縮寫為Programmable Read-Only Memory，一可編程只讀存儲(chǔ)器），所述主控制器的輸出端連接20路緩沖輸出接口，所述主控制器的輸入端連接20路緩沖輸入接口。
[0008]作為本實(shí)用新型的較佳實(shí)施例，本實(shí)用新型所述主控制器由FPGA芯片組成。
[0009]作為本實(shí)用新型的較佳實(shí)施例，本實(shí)用新型所述FPGA芯片采用EP2C8F256C6N芯片，設(shè)有8256個(gè)LE單元、165kbit的存儲(chǔ)單元及182個(gè)可用10口，操作頻率為250MHz，內(nèi)建NIOS II 32位處理器。
[0010]作為本實(shí)用新型的較佳實(shí)施例，本實(shí)用新型所述SRAM由4片256/16Kbit的IS61LV25616芯片組成2Mbit存儲(chǔ)器。
[0011 ] 作為本實(shí)用新型的較佳實(shí)施例，本實(shí)用新型所述FLASH為由AM29LV080B芯片組成。
[0012]作為本實(shí)用新型的較佳實(shí)施例，本實(shí)用新型所述PROMS由EPCS16SI16N芯片組成，為FPGA的重配置芯片。
[0013]作為本實(shí)用新型的較佳實(shí)施例，本實(shí)用新型所述20路緩沖輸入接口及20路緩沖輸出接口由緩沖芯片組成，所述緩沖芯片采用SNJ54LVC574芯片，由5個(gè)SNJ54LVC574芯片組成40路的輸入輸出緩沖。
[0014]作為本實(shí)用新型的較佳實(shí)施例，本實(shí)用新型所述主控制器的輸出端還設(shè)置一LCD顯示電路，IXD選用128*64顯示屏，主控制器內(nèi)設(shè)IXD驅(qū)動(dòng)器。
[0015]作為本實(shí)用新型的較佳實(shí)施例，本實(shí)用新型所述主控制器的輸入端還設(shè)置一按鍵，所述按鍵為啟動(dòng)測(cè)試、下一屏、上一屏、搖擺時(shí)間選擇4個(gè)按鍵。
[0016]與現(xiàn)有技術(shù)相比，本實(shí)用新型的有益效果是：20路緩沖輸入接口及20路緩沖輸出接口由緩沖芯片組成，緩沖芯片選用SNJ54LVC574，由5個(gè)芯片組成40路的輸入輸出緩沖，該芯片的傳輸延時(shí)為7ns，可滿足IOOMHz輸出速率的需求，且結(jié)構(gòu)簡(jiǎn)單，測(cè)試速度快，成本低。
【附圖說明】
[0017]圖I為本實(shí)用新型的電路結(jié)構(gòu)原理框圖；
[0018]圖2為本實(shí)用新型測(cè)試儀測(cè)試波形示意圖。
【具體實(shí)施方式】
[0019]本實(shí)用新型的主旨在于克服現(xiàn)有技術(shù)的不足，提供一種DisplayPort數(shù)據(jù)線搖擺測(cè)試儀，結(jié)構(gòu)簡(jiǎn)單，測(cè)試速度快，成本低。下面結(jié)合實(shí)施例參照附圖進(jìn)行詳細(xì)說明，以便對(duì)本實(shí)用新型的技術(shù)特征及優(yōu)點(diǎn)進(jìn)行更深入的詮釋。
[0020]本實(shí)用新型的整體結(jié)構(gòu)圖如圖I所示，一種DisplayPort數(shù)據(jù)線搖擺測(cè)試儀，包括主控制器及與主控制器雙向連接的FLASH、SRAM、PROMS，所述主控制器的輸出端連接20路緩沖輸出接口，所述主控制器的輸入端連接20路緩沖輸入接口。優(yōu)選地，本實(shí)用新型所述主控制器的輸出端還設(shè)置一 IXD顯示電路，所述主控制器的輸入端還設(shè)置一按鍵。
[0021]本實(shí)用新型所述20路緩沖輸入接口及20路緩沖輸出接口由緩沖芯片組成，緩沖芯片選用SNJ54LVC574，由5個(gè)芯片組成40路的輸入輸出緩沖，該芯片的傳輸延時(shí)為7ns，可滿足本系統(tǒng)IOOMHz輸出速率的需求。
[0022]本實(shí)用新型所述主控制器由FPGA芯片組成，F(xiàn)PGA芯片選用Altera公司的CycloneII系列的EP2C8F256C6N,該芯片具有8256個(gè)LE單元，165kbit的存儲(chǔ)單元和182個(gè)可用IO口，內(nèi)部操作頻率可達(dá)250MHz。內(nèi)建NIOS II 32位處理器，可實(shí)現(xiàn)外部總線100MB/s以上的讀寫速度
[0023]優(yōu)選地，SRAM使用了4片256/16Kbit的IS61LV25616組成2Mbit存儲(chǔ)器作為系統(tǒng)的內(nèi)存使用，該芯片為16位總線接口，最快的讀寫速度為125MHz，可提供250MB/S的讀寫帶寬。
[0024]優(yōu)選地，F(xiàn)LASH為AM29LV080B，芯片有8MBit的容量，作為系統(tǒng)的程序存儲(chǔ)器，用于存儲(chǔ)系統(tǒng)運(yùn)行的程序和非易失性數(shù)據(jù)。該芯片為AMD公司生產(chǎn)的CMOS Flash存儲(chǔ)器提供16位的數(shù)據(jù)寬度，典型的訪問時(shí)間為50ns，可滿足系統(tǒng)的高速運(yùn)行。
[0025]優(yōu)選地，PROMS為EPCS16S116N，是FPGA是重配置芯片，提供了 16MBi t的容量，可滿足大規(guī)模FPGA設(shè)計(jì)的重配置要求。
[0026]優(yōu)選地，IXD選用128*64顯示屏，在FPGA內(nèi)建IXD驅(qū)動(dòng)器，完成測(cè)量結(jié)果的顯示。
[0027]優(yōu)選地，按鍵為4個(gè)按鍵，功能分別是：?jiǎn)?dòng)測(cè)試、下一屏、上一屏、搖擺時(shí)間選擇等4個(gè)功能。搖擺時(shí)間有1、5、10、20、30、60和90秒等7種時(shí)間可選擇。
[0028]本實(shí)用新型的測(cè)試波形如圖2所示（圖2中只是畫了3路輸出，3路輸入），DisplayPort數(shù)據(jù)線搖擺測(cè)試時(shí)，需要在把線材彎折到某一情況時(shí)，20pin數(shù)據(jù)線之間出現(xiàn)短路或斷路是現(xiàn)象找出來。20路輸出和20路輸入即為數(shù)據(jù)線的測(cè)試輸出輸入接口。在進(jìn)行搖擺測(cè)試時(shí)，20路循環(huán)輸出，輪流輸出一路的高電平，其他的19路都為低電平，如果數(shù)據(jù)線是完好的，那么在20路的輸入接口中，應(yīng)該是只有與輸出口對(duì)應(yīng)的一路為高電平，其它都為低電平。如果不是，則表示有短路或是斷路。
[0029]通過以上實(shí)施例中的技術(shù)方案對(duì)本實(shí)用新型進(jìn)行清楚、完整的描述，顯然所描述的實(shí)施例為本實(shí)用新型一部分的實(shí)施例，而不是全部的實(shí)施例?；诒緦?shí)用新型中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。
【主權(quán)項(xiàng)】
1.一種DisplayPort數(shù)據(jù)線搖擺測(cè)試儀，其特征在于:包括主控制器及與主控制器雙向連接的FLASH、SRAM、PROMS，所述主控制器的輸出端連接20路緩沖輸出接口，所述主控制器的輸入端連接20路緩沖輸入接口。2.根據(jù)權(quán)利要求I所述的DisplayPort數(shù)據(jù)線搖擺測(cè)試儀，其特征在于:所述主控制器由FPGA芯片組成。3.根據(jù)權(quán)利要求2所述的DisplayPort數(shù)據(jù)線搖擺測(cè)試儀，其特征在于：所述FPGA芯片采用EP2C8F256C6N芯片，設(shè)有8256個(gè)LE單元、165kbit的存儲(chǔ)單元及182個(gè)可用IO口，操作頻率為250MHz，內(nèi)建NIOS II 32位處理器。4.根據(jù)權(quán)利要求3所述的DisplayPort數(shù)據(jù)線搖擺測(cè)試儀，其特征在于:所述SRAM由4片256/16Kbit的 IS61LV25616芯片組成2Mbit存儲(chǔ)器。5.根據(jù)權(quán)利要求4所述的DisplayPort數(shù)據(jù)線搖擺測(cè)試儀，其特征在于:所述FLASH為由AM29LV080B芯片組成。6.根據(jù)權(quán)利要求5所述的018口]^?01'1:數(shù)據(jù)線搖擺測(cè)試儀，其特征在于：所述?1?015由EPCS16SI16N芯片組成，為FPGA的重配置芯片。7.根據(jù)權(quán)利要求6所述的DisplayPort數(shù)據(jù)線搖擺測(cè)試儀，其特征在于:所述20路緩沖輸入接口及20路緩沖輸出接口由緩沖芯片組成，所述緩沖芯片采用SNJ54LVC574芯片，由5個(gè)SNJ54LVC574芯片組成40路的輸入輸出緩沖。8.根據(jù)權(quán)利要求1-7中任一項(xiàng)所述的DisplayPort數(shù)據(jù)線搖擺測(cè)試儀，其特征在于:所述主控制器的輸出端還設(shè)置一 LCD顯示電路，IXD選用128*64顯示屏，主控制器內(nèi)設(shè)IXD驅(qū)動(dòng)器。9.根據(jù)權(quán)利要求1-7中任一項(xiàng)所述的DisplayPort數(shù)據(jù)線搖擺測(cè)試儀，其特征在于:所述主控制器的輸入端還設(shè)置一按鍵，所述按鍵為啟動(dòng)測(cè)試、下一屏、上一屏、搖擺時(shí)間選擇4個(gè)按鍵。
【專利摘要】本實(shí)用新型公開了一種DisplayPort數(shù)據(jù)線搖擺測(cè)試儀，包括主控制器及與主控制器雙向連接的FLASH、SRAM、PROMS，所述主控制器的輸出端連接20路緩沖輸出接口，所述主控制器的輸入端連接20路緩沖輸入接口。本實(shí)用新型所述主控制器由FPGA芯片組成。所述主控制器的輸出端還設(shè)置一LCD顯示電路，所述主控制器的輸入端還設(shè)置一按鍵。本實(shí)用新型的20路緩沖輸入接口及20路緩沖輸出接口由緩沖芯片組成，緩沖芯片選用SNJ54LVC574，由5個(gè)芯片組成40路的輸入輸出緩沖，該芯片的傳輸延時(shí)為7ns，可滿足100MHz輸出速率的需求，且結(jié)構(gòu)簡(jiǎn)單，測(cè)試速度快，成本低。
【IPC分類】G06F11/267
【公開號(hào)】CN205158337
【申請(qǐng)?zhí)枴緾N201520919303
【發(fā)明人】丁偉鴻, 陳平平, 張志堅(jiān)
【申請(qǐng)人】東莞理工學(xué)院
【公開日】2016年4月13日
【申請(qǐng)日】2015年11月17日