一種mipi接口raw10數(shù)據(jù)重組編碼與讀出結(jié)構(gòu)及方法
【專利摘要】本發(fā)明公開一種MIPI接口RAW10數(shù)據(jù)重組編碼與讀出結(jié)構(gòu)，其特征在于，所述MIPI接口RAW10數(shù)據(jù)重組編碼與讀出的結(jié)構(gòu)是將傳統(tǒng)的FIFO讀取和數(shù)據(jù)重組進行分開操作，該結(jié)構(gòu)下電路組成包含6個基本單元：數(shù)據(jù)同步使能控制寫模塊、讀地址控制器、異步FIFO、編碼控制器、數(shù)據(jù)編碼模塊、8bit數(shù)據(jù)輸出單元；所述數(shù)據(jù)同步使能寫控制模塊的輸出端連接所述異步FIFO，所述異步FIFO的輸出端連接所述數(shù)據(jù)編碼模塊，所述數(shù)據(jù)編碼模塊的輸出端連接8bit數(shù)據(jù)輸出單元，所述讀地址控制器輸出端連接所述異步FIFO，所述編碼控制器的輸出端連接所述數(shù)據(jù)編碼模塊。將RAW10數(shù)據(jù)重組到最終8bit數(shù)據(jù)輸出，共需要三個步驟：步驟一為FIFO寫入RAW10數(shù)據(jù)；步驟二為FIFO讀出RAW10數(shù)據(jù)；步驟三為對RAW10數(shù)據(jù)進行重組編碼為8bit格式。
【專利說明】
_種1? IPI接口 RAW10數(shù)據(jù)重組編碼與讀出結(jié)構(gòu)及方法
技術(shù)領(lǐng)域
[0001 ]本發(fā)明屬于MIPI接口數(shù)據(jù)傳輸技術(shù)領(lǐng)域，具體地說，是涉及一種MIPI接口 RAWlO數(shù)據(jù)重組編碼與讀出結(jié)構(gòu)及方法。
【背景技術(shù)】
[0002]MIPI(Mobile Industry Processor Interface)是一種高速差分串行傳輸接口，廣泛應(yīng)用于CMOS圖像傳感器、液晶顯示器、射頻/基帶接口中，它能夠使數(shù)據(jù)傳輸更加快速與穩(wěn)定。對于MIPI接口，所有數(shù)據(jù)都是以Sbit為單位進行傳輸?shù)?，而實際情況圖像Pixel原始數(shù)據(jù)位寬大多為10bit、12bit、14bit等。按照MIPI協(xié)議層Data Format的要求，需要將這些原始數(shù)據(jù)轉(zhuǎn)化為以Sbit為單位的數(shù)據(jù)。本發(fā)明主要針對MIPI接口，采用一種新的數(shù)據(jù)編碼與讀出結(jié)構(gòu)將原始數(shù)據(jù)數(shù)據(jù)RAWlO轉(zhuǎn)化為以Sbit為單位的數(shù)據(jù)。
[0003]傳統(tǒng)方法如圖1所示，建立一個FIF0(First In First Out)模塊，在FIFO讀取的過程中完成數(shù)據(jù)的重組編碼。在FIFO寫入RAW10格式數(shù)據(jù)后，按一定時序邏輯，將其重組編碼為MIPI協(xié)議要求的8bit形式，之后將其傳遞給FIFO將其輸出，即最終FIFO讀取的為重組后的數(shù)據(jù)。在FIFO的讀出過程中，每一個讀時鐘周期讀地址變化一次，讀地址在使能的情況下，只與讀時鐘頻率相關(guān)。
[0004]傳統(tǒng)方法為建立一個FIFO模塊，在FIFO讀取的過程中完成數(shù)據(jù)的重組編碼，這種方法雖邏輯較簡單，操作方便，但帶來的問題由于引入大量的組合邏輯操作會使FIFO的深度增加，同時，在后端布線過程中容易出現(xiàn)擁塞及timing問題，并會占用大量資源，從而導致芯片面積增加，進而導致其流片成本也會相應(yīng)提高。

【發(fā)明內(nèi)容】

[0005]為解決上述【背景技術(shù)】中提出的技術(shù)問題，本發(fā)明提供一種MIPI接口RAW10數(shù)據(jù)重組編碼與讀出結(jié)構(gòu)及方法。
[0006]本發(fā)明的技術(shù)方案:一種MIPI接口RAW10數(shù)據(jù)重組編碼與讀出的結(jié)構(gòu)及方法，其特征在于，所述MIPI接口 RAW10數(shù)據(jù)重組編碼與讀出的結(jié)構(gòu)是將傳統(tǒng)的FIFO讀取和數(shù)據(jù)重組進行分開操作，該結(jié)構(gòu)下電路組成框圖如圖2所示，包含6個基本單元:數(shù)據(jù)同步使能控制寫模塊、讀地址控制器、異步FIF0、編碼控制器、數(shù)據(jù)編碼模塊、Sbit數(shù)據(jù)輸出單元;所述數(shù)據(jù)同步使能寫控制模塊的輸出端連接所述異步FIF0，所述異步FIFO的輸出端連接所述數(shù)據(jù)編碼模塊，所述數(shù)據(jù)編碼模塊的輸出端連接Sbit數(shù)據(jù)輸出單元，所述讀地址控制器輸出端連接所述異步FIF0，所述編碼控制器的輸出端連接所述數(shù)據(jù)編碼模塊。
[0007]所述結(jié)構(gòu)下的FIFO讀操作只進行讀操作，不再包含數(shù)據(jù)重組的邏輯運算，且讀地址不隨時鐘連續(xù)變化;在對RAW10格式數(shù)據(jù)進行編碼過程中，F(xiàn)IFO連續(xù)進行寫操作，讀地址前4個周期累加，然后延時一個周期，再累加4，延時一個周期，根據(jù)地址變化控制讀操作速度;FIFO數(shù)據(jù)讀出后，在延時周期實現(xiàn)數(shù)據(jù)重組操作。
[0008]如圖3所示，rdclk與wrclk分別為FIFO的讀寫時鐘，頻率關(guān)系比為5:4，寫地址wr_addr是連續(xù)變化的，在讀地址控制器中讀地址rd_addr地址受計數(shù)器(編碼控制器)addr_add_cnt影響，當檢測到addr_add_cnt[2] = I時(addr_add_cnt = 4)，則讀地址rd_addr暫停一次計數(shù)，從而導致FIFO在兩個rd_clk時鐘周期內(nèi)讀出兩個相同的值，同時addr_add_cnt歸為0，并再次開始計數(shù)。如此重復進行下去。
[0009]利用FIFO讀出數(shù)據(jù)時暫停的一個周期，按照協(xié)議要求將從FIFO讀出的RAWlO數(shù)據(jù)以四個數(shù)據(jù)為一組，對該組數(shù)據(jù)編碼為5個Sbit數(shù)據(jù)，之后，將編碼重組后的Sbit數(shù)據(jù)輸出給下一個模塊。
[0010]MIPI接口 RAWlO數(shù)據(jù)重組編碼與讀出的方法，其特征在于，將RAWlO數(shù)據(jù)重組到最終8b it數(shù)據(jù)輸出，總共需要三個步驟；
[0011]步驟一:FIF0寫入RAWlO數(shù)據(jù)；
[0012]步驟二: FIFO讀出RAWl O數(shù)據(jù)；
[0013]步驟三:對RAWlO數(shù)據(jù)進行重組編碼為8bit格式；
[0014]所述步驟一具體包括:
[0015]1、確定FIFO寫入的時鐘，保證rdclk與wrclk頻率關(guān)系比為5:4;
[0016]2、數(shù)據(jù)同步使能寫控制模塊生成:將來自上一模塊的行同步信號，經(jīng)緩存操作，采其下降沿，然后進行取反操作和與操作生成寫地址使能控制信號，其寬度為一個寫周期；當寫地址使能控制信號為‘I’時，寫地址計數(shù)器被置為‘O，，并重新開始計數(shù)；
[0017]3、FIF0寫深度的設(shè)定:FIF0深度確定為16，與寫地址范圍相匹配;寫地址每變化一次，該地址對應(yīng)緩存的數(shù)據(jù)更新一次。
[0018]所述步驟二具體包括:
[0019]1、確定FIFO的讀出時鐘，保證讀與寫時鐘頻率關(guān)系比為5:4 ；
[0020]2、讀地址控制器的生成:(I)FIFO讀地址使能控制信號的生成，該信號的生成由來自上一模塊的行同步信號與數(shù)據(jù)讀出延時計數(shù)器確定;行同步信號經(jīng)三級緩存后再由讀時鐘進行同步；為了防止讀時鐘周期不穩(wěn)定且FIFO進行讀操作時不至讀空，需向FIFO預先寫入一些數(shù)據(jù)，因而需要設(shè)置一個延遲計數(shù)器，當該計數(shù)器達到預設(shè)的值時，讀地址使能控制信號變?yōu)镮有效；(2)、讀地址的生成:當讀地址使能控制信號有效時，在addr_add_cnt [2 ]控制下，讀地址每累加4個周期，暫停一個周期，讀地址變化形式如圖3所示；
[0021 ] 3、FIF0數(shù)據(jù)的讀出:讀地址變化一次，F(xiàn)IFO就輸出一個值。
[0022]所述步驟三具體包括:
[0023]1、FIF0輸出數(shù)據(jù)后，按協(xié)議要求對RAW10數(shù)據(jù)進行編碼，編碼形式如圖5所示；
[0024]2、在讀地址使能控制信號有效時，根據(jù)addr_add_cnt編碼控制器以5個數(shù)為一周期變化實現(xiàn)數(shù)據(jù)的重組編碼操作，決定最終編碼后Sbit數(shù)據(jù)輸出順序。
[0025]有益效果:
[0026]1、本發(fā)明解決了傳統(tǒng)方法對芯片后續(xù)流程的不良影響，將FIFO的數(shù)據(jù)編碼與讀取分開進行操作，以此來避免在FIFO讀出數(shù)據(jù)時出現(xiàn)過多的組合邏輯，不僅為后端進行布線操作留出更大的裕量，能有效避免布線擁塞，及時序分析過程中的timing問題。
[0027]2、本方法的FIFO深度設(shè)為16即可滿足完整的數(shù)據(jù)寫入與讀出，通過將FIFO數(shù)據(jù)的讀出與重組編碼分開操作，使得FIFO在讀出時不會有大量的組合邏輯存在，最大限度的優(yōu)化內(nèi)部的連線，能大大減少FIFO的深度，減少資源消耗，且對于后端布線及時序分析更為寬松。
【附圖說明】
[0028]圖1為傳統(tǒng)方法數(shù)據(jù)重組編碼流程；
[0029]圖2為本發(fā)明電路組成的結(jié)構(gòu)框圖；
[0030]圖3為FIFO讀寫控制時序圖；
[0031]圖4為為本發(fā)明數(shù)據(jù)重組編碼流程；
[0032]圖5為本發(fā)明RAWlO數(shù)據(jù)重組編碼格式。
【具體實施方式】
[0033]下面結(jié)合附圖和實施例對本發(fā)明作進一步的說明。
[0034]實施例:
[0035]一種MIPI接口 RAWlO數(shù)據(jù)重組編碼與讀出的結(jié)構(gòu)及方法，其特征在于，所述MIPI接口 RAWlO數(shù)據(jù)重組編碼與讀出的結(jié)構(gòu)是將傳統(tǒng)的FIFO讀取和數(shù)據(jù)重組進行分開操作，該結(jié)構(gòu)下電路組成框圖如圖2所示，包含6個基本單元:數(shù)據(jù)同步使能控制寫模塊、讀地址控制器、異步FIFO、編碼控制器、數(shù)據(jù)編碼模塊、Sbit數(shù)據(jù)輸出單元;所述數(shù)據(jù)同步使能寫控制模塊的輸出端連接所述異步FIFO，所述異步FIFO的輸出端連接所述數(shù)據(jù)編碼模塊，所述數(shù)據(jù)編碼模塊的輸出端連接8bit數(shù)據(jù)輸出單元，所述讀地址控制器輸出端連接所述異步FIFO，所述編碼控制器的輸出端連接所述數(shù)據(jù)編碼模塊。
[0036]所述結(jié)構(gòu)下的FIFO讀操作只進行讀操作，不再包含數(shù)據(jù)重組的邏輯運算，且讀地址不隨時鐘連續(xù)變化;在對RAW10格式數(shù)據(jù)進行編碼過程中，F(xiàn)IFO連續(xù)進行寫操作，讀地址前4個周期累加，然后延時一個周期，再累加4，延時一個周期，根據(jù)地址變化控制讀操作速度;FIFO數(shù)據(jù)讀出后，在延時周期實現(xiàn)數(shù)據(jù)重組操作。
[0037]如圖3所示，以RAW10格式數(shù)據(jù)為例，rdclk與wrclk分別為FIFO的讀寫時鐘，頻率關(guān)系比為5:4，寫地址Wr_addr是連續(xù)變化的，在讀地址控制器中讀地址rd_addr地址受計數(shù)器(編碼控制器)addr_add_cnt影響，當檢測到addr_add_cnt[2] = I時(addr_add_cnt = 4)，則讀地址rd_addr暫停一次計數(shù)，從而導致FIFO在兩個rd_clk時鐘周期內(nèi)讀出兩個相同的值，同時addr_add_cnt歸為O，并再次開始計數(shù)。如此重復進行下去。
[0038]利用FIFO讀出數(shù)據(jù)時延時的一個周期，按照協(xié)議要求將從FIFO讀出的RAW10數(shù)據(jù)以四個數(shù)據(jù)為一組，對該組數(shù)據(jù)編碼為5個Sbit數(shù)據(jù)，最后將編碼重組后的數(shù)據(jù)輸出給下一個模塊。
[0039]以CMOS圖像傳感器MIPICSI_2(Camera Serial Interface)接口為例，如圖4所示，原始數(shù)據(jù)為RAW10格式數(shù)據(jù)，在將RAW10數(shù)據(jù)重組到最終8bit數(shù)據(jù)輸出，總共需要三個步驟:1.FIFO寫入RAW10數(shù)據(jù)；2.FIFO讀出RAW10數(shù)據(jù)；3.對RAW10數(shù)據(jù)進行重組編碼為8bit格式。
[0040](一)FIFO 寫入 RAW10 數(shù)據(jù)
[0041 ] 1.確定FIFO寫入的時鐘，保證讀時鐘與寫時鐘頻率關(guān)系比為5:4。
[0042]2.數(shù)據(jù)同步使能寫控制模塊生成:將來自上一模塊的行同步信號，經(jīng)緩存操作，采其下降沿，然后進行取反操作和與操作生成寫地址使能控制信號，其寬度為一個寫周期；當寫地址使能控制信號為‘ I’時，寫地址計數(shù)器被置為‘ O ’，并重新開始計數(shù)。
[0043]3.FIFO寫深度的設(shè)定。FIFO深度確定為16，與寫地址范圍相匹配;寫地址每變化一次，該地址對應(yīng)緩存的數(shù)據(jù)更新一次。
[0044](二)FIFO 讀出 RAWl O 數(shù)據(jù)
[0045]1.確定FIFO的讀出時鐘，保證讀與寫時鐘頻率關(guān)系比為5:4;
[0046]2.讀地址控制器的生成:(I )FIF0讀地址使能控制信號的生成，該信號的生成由來自上一模塊的行同步信號與數(shù)據(jù)讀出延時計數(shù)器確定;行同步信號經(jīng)三級緩存后再由讀時鐘進行同步；為了防止讀時鐘周期不穩(wěn)定且FIFO進行讀操作時不至讀空，需向FIFO預先寫入一些數(shù)據(jù)，因而需要設(shè)置一個延遲計數(shù)器，當該計數(shù)器達到預設(shè)的值時，讀地址使能控制信號變?yōu)镮有效；(2)讀地址的生成:當讀地址使能控制信號有效時，在addr_add_cnt[2]控制下，讀地址每累加4個周期，暫停一個周期，讀地址變化形式如圖3所示；
[0047]3.FIFO數(shù)據(jù)的讀出:讀地址變化一次，F(xiàn)IFO就輸出一個值。
[0048](三)對RAWlO數(shù)據(jù)進行重組編碼為8b i t格式
[0049]1、FIF0輸出數(shù)據(jù)后，按協(xié)議要求對RAW10數(shù)據(jù)進行編碼，編碼形式如圖5所示；
[0050]2、在讀地址使能控制信號有效時，根據(jù)addr_add_cnt編碼控制器以5個數(shù)為一周期變化實現(xiàn)數(shù)據(jù)的重組編碼操作，決定最終編碼后Sbit數(shù)據(jù)輸出順序。
[0051]以上詳細描述了本發(fā)明的較佳具體實施例。應(yīng)當理解，本領(lǐng)域的普通技術(shù)人員無需創(chuàng)造性勞動就可以根據(jù)本發(fā)明的構(gòu)思作出諸多修改和變化。因此，凡本技術(shù)領(lǐng)域中技術(shù)人員依本發(fā)明的構(gòu)思在現(xiàn)有技術(shù)的基礎(chǔ)上通過邏輯分析、推理或者有限的實驗可以得到的技術(shù)方案，皆應(yīng)在由權(quán)利要求書所確定的保護范圍內(nèi)。
【主權(quán)項】
1.一種MIPI接口 RAWlO數(shù)據(jù)重組編碼與讀出結(jié)構(gòu)，其特征在于，所述MIPI接口 RAWlO數(shù)據(jù)重組編碼與讀出的結(jié)構(gòu)是將傳統(tǒng)的FIFO讀取和數(shù)據(jù)重組進行分開操作，該結(jié)構(gòu)下電路組成包含6個基本單元:數(shù)據(jù)同步使能控制寫模塊、讀地址控制器、異步FIFO、編碼控制器、數(shù)據(jù)編碼模塊、Sbit數(shù)據(jù)輸出單元;所述數(shù)據(jù)同步使能寫控制模塊的輸出端連接所述異步FIFO，所述異步FIFO的輸出端連接所述數(shù)據(jù)編碼模塊，所述數(shù)據(jù)編碼模塊的輸出端連接Sbit數(shù)據(jù)輸出單元，所述讀地址控制器輸出端連接所述異步FIFO，所述編碼控制器的輸出端連接所述數(shù)據(jù)編碼模塊。2.如權(quán)利要求1的一種MIPI接口RAWlO數(shù)據(jù)重組編碼與讀出結(jié)構(gòu)，其特征在于，所述結(jié)構(gòu)下的FIFO讀操作只進行讀操作，不再包含數(shù)據(jù)重組的邏輯運算。3.如權(quán)利要求1的一種MIPI接口RAWlO數(shù)據(jù)重組編碼與讀出結(jié)構(gòu)，其特征在于，所述結(jié)構(gòu)下的讀地址不隨時鐘連續(xù)變化。4.如權(quán)利要求1的一種MIPI接口RAWlO數(shù)據(jù)重組編碼與讀出結(jié)構(gòu)，其特征在于，在對RAW10格式數(shù)據(jù)進行編碼過程中，F(xiàn)IFO連續(xù)進行寫操作，讀地址前4個周期累加，然后延時一個周期，再累加4，延時一個周期，根據(jù)地址變化控制讀操作速度;FIFO數(shù)據(jù)讀出后，在延時周期實現(xiàn)數(shù)據(jù)重組操作。5.如權(quán)利要求1的一種MIPI接口RAW10數(shù)據(jù)重組編碼與讀出方法，其特征在于，將RAW10數(shù)據(jù)重組到最終Sbit數(shù)據(jù)輸出，總共需要三個步驟: 步驟一:FIFO寫入RAW10數(shù)據(jù)； 步驟二:FIF0讀出RAW10數(shù)據(jù)； 步驟三:對RAW10數(shù)據(jù)進行重組編碼為8bit格式； 所述步驟一具體包括: (1)、確定FIFO寫入的時鐘，保證rdclk與wrclk頻率關(guān)系比為5:4; (2)、數(shù)據(jù)同步使能寫控制模塊生成:將來自上一模塊的行同步信號，經(jīng)緩存操作，采其下降沿，然后進行取反操作和與操作生成寫地址使能控制信號，其寬度為一個寫周期；當寫地址使能控制信號為‘ I’時，寫地址計數(shù)器被置為‘ O，，并重新開始計數(shù)； (3)、FIF0寫深度的設(shè)定:FIF0深度確定為16，與寫地址范圍相匹配；寫地址每變化一次，該地址對應(yīng)緩存的數(shù)據(jù)更新一次； 所述步驟二具體包括: (I )、確定FIFO的讀出時鐘，保證讀與寫時鐘頻率關(guān)系比為5:4; (2)、讀地址控制器的生成:(a)、FIF0讀地址使能控制信號的生成，該信號的生成由來自上一模塊的行同步信號與數(shù)據(jù)讀出延時計數(shù)器確定;行同步信號經(jīng)三級緩存后再由讀時鐘進行同步；為了防止讀時鐘周期不穩(wěn)定且FIFO進行讀操作時不至讀空，需向FIFO預先寫入一些數(shù)據(jù)，因而需要設(shè)置一個延遲計數(shù)器，當該計數(shù)器達到預設(shè)的值時，讀地址使能控制信號變?yōu)镮有效；(b)、讀地址的生成:當讀地址使能控制信號有效時，在addr_add_cnt [2 ]控制下，讀地址每累加4個周期，暫停一個周期； (3)、FIFO數(shù)據(jù)的讀出:讀地址變化一次，F(xiàn)IFO就輸出一個值； 所述步驟三具體包括: (1)、FIF0輸出數(shù)據(jù)后，按協(xié)議要求對RAW10數(shù)據(jù)進行編碼； (2)、在讀地址使能控制信號有效時，根據(jù)addr_add_cnt編碼控制器以5個數(shù)為一周期 變化實現(xiàn)數(shù)據(jù)的重組編碼操作，決定最終編碼后Sbit數(shù)據(jù)輸出順序。
【文檔編號】G06F13/42GK106055512SQ201610440203
【公開日】2016年10月26日
【申請日】2016年6月16日
【發(fā)明人】吳東東
【申請人】天津安泰微電子技術(shù)有限公司