一種dsp芯片及其構(gòu)造方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種DSP芯片及其構(gòu)造方法，該DSP芯片包括：多條任務(wù)通道，用于完成主控CPU分配的算法任務(wù)；每條任務(wù)通道均包括DMA控制器，運(yùn)算器以及存儲(chǔ)器，用于獨(dú)立完成所述算法任務(wù)；每條任務(wù)通道均通過(guò)數(shù)據(jù)總線連接完成所述算法任務(wù)所對(duì)應(yīng)的多個(gè)接口模塊；每條任務(wù)通道均與預(yù)設(shè)的存儲(chǔ)器管理單元相連接，所述存儲(chǔ)管理單元通過(guò)數(shù)據(jù)總線連接數(shù)據(jù)存儲(chǔ)器。本發(fā)明的DSP芯片從硬件上實(shí)現(xiàn)并行多任務(wù)系統(tǒng)，完全不需要任務(wù)切換，工作主頻較低，降低能耗。
【專(zhuān)利說(shuō)明】
一種DSP芯片及其構(gòu)造方法
技術(shù)領(lǐng)域
[0001]本發(fā)明屬于芯片領(lǐng)域，更具體的，涉及一種DSP芯片及其構(gòu)造方法。
【背景技術(shù)】
[0002]高性能的數(shù)字信號(hào)處理(DSP)芯片中，為了快速地實(shí)現(xiàn)數(shù)字信號(hào)處理運(yùn)算，DSP芯片一般都采用特殊的軟硬件結(jié)構(gòu)。以經(jīng)典的TMS320為例介紹目前主流的DSP芯片的基本結(jié)構(gòu):
[0003]1、哈佛結(jié)構(gòu)
[0004]哈佛結(jié)構(gòu)是不同于傳統(tǒng)的馮.諾曼(VonNeuman)結(jié)構(gòu)的并行體系結(jié)構(gòu)，其主要特點(diǎn)是將程序和數(shù)據(jù)存儲(chǔ)在不同的存儲(chǔ)空間中，即程序存儲(chǔ)器和數(shù)據(jù)存儲(chǔ)器是兩個(gè)相互獨(dú)立的存儲(chǔ)器，每個(gè)存儲(chǔ)器獨(dú)立編址，獨(dú)立訪問(wèn)。
[0005]2、指令執(zhí)行流水線
[0006]與哈佛結(jié)構(gòu)相關(guān)，DSP芯片廣泛采用流水線以減少指令執(zhí)行時(shí)間，從而增強(qiáng)了處理器的處理能力。TMS320系列處理器的流水線深度從2?6級(jí)不等。也就是說(shuō)，處理器可以并行處理2?6條指令，每條指令處于流水線上的不同階段。在三級(jí)流水線操作中，取指、譯碼和執(zhí)行操作可以獨(dú)立地處理，這可使指令執(zhí)行能完全重疊。在每個(gè)指令周期內(nèi)，三個(gè)不同的指令處于激活狀態(tài)，每個(gè)指令處于不同的階段。例如，在第N個(gè)指令取指時(shí)，前一個(gè)指令即第N-1個(gè)指令正在譯碼，而第N-2個(gè)指令則正在執(zhí)行。
[0007]3、專(zhuān)用硬件
[0008]在一般形式的FIR濾波器中，乘法是DSP的重要組成部分。對(duì)每個(gè)濾波器抽頭，必須做一次乘法和一次加法。乘法速度越快，DSP處理器的性能就越高。在通用的微處理器中，乘法指令是由一系列加法來(lái)實(shí)現(xiàn)的，故需許多個(gè)指令周期來(lái)完成。相比而言，DSP芯片的特征就是有一個(gè)專(zhuān)用的硬件乘法器。在TMS320系列中，由于具有專(zhuān)用的硬件乘法器，乘法可在一個(gè)指令周期內(nèi)完成。
[0009]4、特殊指令
[0010]DSP芯片的另一個(gè)特征是采用特殊的指令。例如:DM0V就是一個(gè)特殊的DSP指令，它完成數(shù)據(jù)移位功能。在數(shù)字信號(hào)處理中，延遲操作非常重要，這個(gè)延遲就是由DMOV來(lái)實(shí)現(xiàn)的。TMS32010中的另一個(gè)特殊指令是LTD，它在一個(gè)指令周期內(nèi)完成LT、DMOV和APAC三條指令。LTD和MPY指令可以將FIR濾波器抽頭計(jì)算從4條指令降為2條指令。在第二代處理器中，如TMS320C25，增加了 2條更特殊的指令，即RPT和MA⑶指令，采用這2條特殊指令，可以進(jìn)一步將每個(gè)抽頭的運(yùn)算指令數(shù)從2條降為I條。
[0011]5、快速的指令周期
[0012]哈佛結(jié)構(gòu)、流水線操作、專(zhuān)用的硬件乘法器、特殊的DSP指令再加上集成電路的優(yōu)化設(shè)計(jì)，可使DSP芯片的指令周期大大縮短。隨著集成電路工藝的進(jìn)步，通用DSP處理器的指令周期已經(jīng)降低至ns級(jí)。
[0013]綜合上述的各個(gè)特點(diǎn)，使得DSP芯片對(duì)DSP類(lèi)的算法的處理能力遠(yuǎn)大于通用處理器，能夠?qū)崟r(shí)實(shí)現(xiàn)許多實(shí)時(shí)的嵌入式應(yīng)用。
[0014]由于出于通用性強(qiáng)、便于軟件開(kāi)發(fā)易用的原則，現(xiàn)在DSP的仍然是沿用了通用處理器的基本結(jié)構(gòu)一以CPU為硬件體系的核心。這樣的結(jié)構(gòu)使得DSP適應(yīng)不同應(yīng)用的靈活性得到最大化，且編程者易于開(kāi)發(fā)使用。
[0015]可以總結(jié)DSP處理器進(jìn)步有兩個(gè)方向:
[0016]盡可能的提高一條指令完成的運(yùn)算量。哈佛結(jié)構(gòu)、特殊指令、專(zhuān)用硬件都屬于這個(gè)方向。
[0017]盡可能的縮短一條指令運(yùn)行的時(shí)間。指令流水線、工藝進(jìn)步都屬于這個(gè)方向。
[0018]芯片設(shè)計(jì)的行內(nèi)人士都可以看出，這兩個(gè)方向的努力過(guò)程都使得運(yùn)算更快，但很難大幅度的提高能耗的利用率。即:完成同樣的運(yùn)算量所需的觸發(fā)器翻轉(zhuǎn)數(shù)目并未大幅減少。對(duì)于一些功耗要求比較苛刻的應(yīng)用，通用DSP無(wú)法從節(jié)省功耗的角度去做更加深入的優(yōu)化。根本的原因在于以下幾點(diǎn):
[0019]CPU為核心的體系結(jié)構(gòu)難以使DSP算法實(shí)現(xiàn)達(dá)到最高效率
[0020]雖然針對(duì)DSP應(yīng)用的特殊性做了許多優(yōu)化設(shè)計(jì)，但根本上仍然是以中央處理器的指令執(zhí)行為基礎(chǔ)來(lái)進(jìn)行運(yùn)算，像通用CPU—樣。這樣，運(yùn)算的執(zhí)行過(guò)程中，CPU都馬不停蹄的陪伴左右。取指、譯碼、執(zhí)行，執(zhí)行的過(guò)程又可劃分為讀取數(shù)據(jù)存儲(chǔ)器、ALU或?qū)Ｓ糜布?jì)算、數(shù)據(jù)寫(xiě)回存儲(chǔ)器。
[0021]但是DSP算法的特點(diǎn)大多數(shù)都是:運(yùn)算類(lèi)型簡(jiǎn)單固定，而待操作的數(shù)據(jù)量較大，表現(xiàn)為一大段存儲(chǔ)的數(shù)據(jù)執(zhí)行同樣的一條指令。這樣，對(duì)于CPU來(lái)說(shuō)，每次運(yùn)算都在取同一條指令、譯同一個(gè)代碼這樣的無(wú)用操作，這樣的操作必然導(dǎo)致功耗的浪費(fèi)。
[0022]依賴(lài)于提升主頻的策略導(dǎo)致硬件的額外功耗:
[0023]芯片緊跟集成電路工藝的進(jìn)步來(lái)提高工作的主頻，隨之而來(lái)的是與具體運(yùn)算無(wú)關(guān)的附件電路的功耗增長(zhǎng)顯著。
[0024]以時(shí)鐘樹(shù)最為典型。數(shù)字芯片的設(shè)計(jì)大都采用同步設(shè)計(jì)，時(shí)鐘樹(shù)技術(shù)可以有效克服時(shí)鐘漂移，但功耗代價(jià)也大。有時(shí)可能高達(dá)整個(gè)芯片的20%至30%，而且隨著主頻與的提高芯片規(guī)模的增加，這個(gè)比值有增加的趨勢(shì)。
[0025]“多任務(wù)”本是操作系統(tǒng)中的一個(gè)軟件概念，指計(jì)算機(jī)或CPU同時(shí)執(zhí)行多個(gè)任務(wù)的能力。
[0026]通用處理器系統(tǒng)的典型方法是通過(guò)不同任務(wù)間的頻繁切換，使單個(gè)CPU“看起來(lái)”在同時(shí)執(zhí)行多個(gè)任務(wù).實(shí)際上這是操作系統(tǒng)玩的一個(gè)軟件魔術(shù)。只要任務(wù)切換的頻率足夠高(一般每秒鐘100次以上)，就可以騙過(guò)人的感覺(jué)。順便說(shuō)一下，多任務(wù)管理可是操作系統(tǒng)的三大基本功能之一。
[0027]功能強(qiáng)大的CPU和駐扎其中的操作系統(tǒng)軟件默切配合所產(chǎn)生的多任務(wù)效果，在極低功耗的數(shù)據(jù)流處理系統(tǒng)中，就很難流暢的工作了。麻煩之一出在任務(wù)切換上，頻繁的任務(wù)切換必然要求任務(wù)現(xiàn)場(chǎng)的保存和恢復(fù)，導(dǎo)致大量管理性操作開(kāi)銷(xiāo)。在處理連續(xù)數(shù)據(jù)流的系統(tǒng)中，這一問(wèn)題被嚴(yán)重惡化。麻煩之二出在系統(tǒng)工作主頻上，單CPU的多任務(wù)系統(tǒng)，勢(shì)必要求系統(tǒng)的工作主頻大幅提高，從而在SOC設(shè)計(jì)上必須引入多級(jí)緩存，數(shù)據(jù)流水線，同步時(shí)鐘樹(shù)以及信號(hào)的強(qiáng)大驅(qū)動(dòng)等等，這些都將導(dǎo)致單個(gè)動(dòng)作能耗的上升。
[0028]因此，現(xiàn)有技術(shù)中DSP芯片因通用處理器而導(dǎo)致的能耗過(guò)高的問(wèn)題。

【發(fā)明內(nèi)容】

[0029]本發(fā)明公開(kāi)一種DSP芯片及其構(gòu)造方法，用于解決現(xiàn)有技術(shù)中DSP芯片因通用處理器而導(dǎo)致的能耗過(guò)高的問(wèn)題。
[0030]為實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明的一個(gè)方面，提供一種DSP芯片，并采用如下技術(shù)方案:
[0031]一種DSP芯片包括:多條任務(wù)通道，用于完成主控CPU分配的算法任務(wù);每條任務(wù)通道均包括DMA控制器，運(yùn)算器以及存儲(chǔ)器，用于獨(dú)立完成所述算法任務(wù);每條任務(wù)通道均通過(guò)數(shù)據(jù)總線連接完成所述算法任務(wù)所對(duì)應(yīng)的多個(gè)接口模塊;每條任務(wù)通道均與預(yù)設(shè)的存儲(chǔ)器管理單元相連接，所述存儲(chǔ)管理單元通過(guò)數(shù)據(jù)總線連接數(shù)據(jù)存儲(chǔ)器。
[0032]進(jìn)一步地，所述多條任務(wù)通道包括:第一通道，所述第一通道通過(guò)數(shù)據(jù)總線分別連接所述主控CPU，浮點(diǎn)運(yùn)算單元，Pmi專(zhuān)用接口，USB接口以及GIPO管理模塊;第二通道，所述第二通道通過(guò)數(shù)據(jù)總線分別連接第一 DMA控制器、第一系列統(tǒng)計(jì)模塊，第一算術(shù)邏輯單元、以及表變換模塊;第三通道，所述第三通道通過(guò)數(shù)據(jù)總線分別連接第二 DMA控制器，第二系列統(tǒng)計(jì)模塊，第二算術(shù)邏輯單元;第四通道，所述第四通道通過(guò)數(shù)據(jù)總線分別連接第三DMA控制器，第三系列統(tǒng)計(jì)模塊，乘累加運(yùn)算器陣列；第五通道，所述第五通道鞏固數(shù)據(jù)總線分別連接第四DMA控制器，ADC模塊，DAC模塊，序列流1接口。
[0033]進(jìn)一步地，所述第三通道為一條或多條。
[0034]進(jìn)一步地，所述多條任務(wù)通道還包括:一條或多條第六通道，所述第六通道包括第五DMA控制器以及用于外接SD RAM接口的端口。
[0035]進(jìn)一步地，所述PffM專(zhuān)用接口為8路PffM專(zhuān)用接口。
[0036]進(jìn)一步地，所述乘累加運(yùn)算器陣列為8*8乘累加運(yùn)算器陣列。
[0037]進(jìn)一步地，所述ADC模塊與所述DAC模塊均為16Bit。
[0038]進(jìn)一步地，所述數(shù)據(jù)總線均為局部總線。
[0039]根據(jù)本發(fā)明的另外一個(gè)方面，提供一種DSP芯片的構(gòu)造方法，并采用如下技術(shù)方案:
[0040]—種DSP芯片的構(gòu)造方法包括:構(gòu)造多條任務(wù)通道，用于完成主控CPU分配的算法任務(wù);控制每條任務(wù)通道均與DMA控制器，運(yùn)算器以及存儲(chǔ)器相連接，用于獨(dú)立完成所述算法任務(wù);控制每條任務(wù)通道均通過(guò)數(shù)據(jù)總線連接完成所述算法任務(wù)所對(duì)應(yīng)的多個(gè)接口模塊;控制每條任務(wù)通道均與預(yù)設(shè)的存儲(chǔ)器管理單元相連接，所述存儲(chǔ)管理單元通過(guò)數(shù)據(jù)總線連接數(shù)據(jù)存儲(chǔ)器。
[0041]在本發(fā)明的技術(shù)方案中，每一個(gè)獨(dú)立的算法任務(wù)由一組通道、DMA控制器、運(yùn)算器和存儲(chǔ)器構(gòu)成;這樣的結(jié)構(gòu)對(duì)于低功耗的實(shí)現(xiàn)有以下幾個(gè)優(yōu)勢(shì):
[0042]根據(jù)任務(wù)量數(shù)目開(kāi)啟不同數(shù)目的任務(wù)通道，沒(méi)有任務(wù)的通道完全掛起，硬件的功耗與運(yùn)算量嚴(yán)格正相關(guān)。
[0043]每個(gè)硬件通道的數(shù)據(jù)總線都為局部總線，寄生的電容及所需要的平均驅(qū)動(dòng)電流大幅降低，硬件實(shí)現(xiàn)的額外功耗極少。
[0044]CPU的任務(wù)僅僅作為指揮員與外設(shè)的管理者，大數(shù)據(jù)量運(yùn)算過(guò)程中，CPU可以完全掛起，沒(méi)有無(wú)用的取指、譯碼過(guò)程。
[0045]多任務(wù)由多個(gè)簡(jiǎn)單的控制器實(shí)現(xiàn)，相比于通用DSP來(lái)說(shuō)，可大幅降低芯片的主頻，由此帶來(lái)的功耗降低也非?？捎^。
【附圖說(shuō)明】
[0046]附圖用來(lái)提供對(duì)本發(fā)明的進(jìn)一步理解，構(gòu)成本申請(qǐng)的一部分，本發(fā)明的示意性實(shí)施例及其說(shuō)明用于解釋本發(fā)明，并不構(gòu)成對(duì)本發(fā)明的不當(dāng)限定。在附圖中:
[0047]圖1表不本發(fā)明實(shí)施例所述的一種DSP芯片的結(jié)構(gòu)不意圖；
[0048]圖2表示本發(fā)明實(shí)施例所述的DSP芯片的構(gòu)造方法的流程示意圖。
【具體實(shí)施方式】
[0049]以下結(jié)合附圖對(duì)本發(fā)明的實(shí)施例進(jìn)行詳細(xì)說(shuō)明，但是本發(fā)明可以由權(quán)利要求限定和覆蓋的多種不同方式實(shí)施。
[ΟΟδΟ]圖1表不本發(fā)明實(shí)施例所述的一種DSP芯片的結(jié)構(gòu)不意圖。。
[0051]參見(jiàn)圖1所示，一種DSP芯片包括:多條任務(wù)通道，如圖1中，第一通道10、第二通道20、第三通道30、第四通道40、第五通道50、第六通道60，用于完成主控CPUll分配的算法任務(wù);每條任務(wù)通道均包括DMA控制器，運(yùn)算器以及存儲(chǔ)器，用于獨(dú)立完成所述算法任務(wù);每條任務(wù)通道均通過(guò)數(shù)據(jù)總線連接完成所述算法任務(wù)所對(duì)應(yīng)的多個(gè)接口模塊;每條任務(wù)通道均與預(yù)設(shè)的存儲(chǔ)器管理單元I相連接，所述存儲(chǔ)管理單元I通過(guò)數(shù)據(jù)總線連接數(shù)據(jù)存儲(chǔ)器2。
[0052]本實(shí)施例從極低功耗設(shè)計(jì)要求的角度出發(fā)，提出了一種新的DSP芯片的硬件結(jié)構(gòu)，減少了運(yùn)算過(guò)程中CPU執(zhí)行的無(wú)效操作，硬件級(jí)的多任務(wù)無(wú)需大量的現(xiàn)場(chǎng)切換，極大提高了DSP算法實(shí)現(xiàn)的運(yùn)算效率，從而大幅降低主頻，這樣又進(jìn)一步的降低了由于同步技術(shù)帶來(lái)的額外的功耗。在低功耗要求苛刻的應(yīng)用環(huán)境下，是一種較好的滿(mǎn)足功耗要求的硬件結(jié)構(gòu)。
[0053]優(yōu)選地，所述多條任務(wù)通道包括:第一通道10，所述第一通道10通過(guò)數(shù)據(jù)總線分別連接所述主控0?1]11，浮點(diǎn)運(yùn)算單元12，？麗專(zhuān)用接口13，1^8接口14以及61?0管理模塊15;第二通道20，所述第二通道20通過(guò)數(shù)據(jù)總線分別連接第一 DMA控制器21、第一系列統(tǒng)計(jì)模塊22，第一算術(shù)邏輯單元23、以及表變換模塊24;第三通道30，所述第三通道30通過(guò)數(shù)據(jù)總線分別連接第二 DMA控制器31，第二系列統(tǒng)計(jì)模塊32，第二算術(shù)邏輯單元33;第四通道40，所述第四通道40通過(guò)數(shù)據(jù)總線分別連接第三DMA控制器41，第三系列統(tǒng)計(jì)模塊42，乘累加運(yùn)算器陣列43;第五通道50，所述第五通道50通過(guò)數(shù)據(jù)總線分別連接第四DMA控制器51，ADC模塊52，DAC模塊54，系列流1接口 53。
[0054]本實(shí)施給出一實(shí)現(xiàn)了硬件級(jí)并行多任務(wù)系統(tǒng)的典型實(shí)現(xiàn)邏輯框圖，對(duì)硬件級(jí)并行多任務(wù)作如下說(shuō)明:
[0055]系統(tǒng)可同時(shí)支持六個(gè)獨(dú)立任務(wù)，第一通道10的控制器是主控CPU11，以管理和配置為主，也支持以主控CPUll為運(yùn)算器的任務(wù);第二通道20以數(shù)據(jù)傳送為主;第四通道40為8X8乘法器陣列專(zhuān)用；第五通道50為固定周期數(shù)據(jù)流專(zhuān)用，一般分配給ADC52模塊或DAC模塊54;第六通道60為外接SDRAM接口 62與片內(nèi)數(shù)據(jù)RAM交換數(shù)據(jù)的專(zhuān)用通道;其他運(yùn)算器走第三通道30，第三通道30可以為一個(gè)或多個(gè)。
[0056]優(yōu)選地，所述PffM專(zhuān)用接口 13為8路PffM專(zhuān)用接口。
[0057]優(yōu)選地，所述乘累加運(yùn)算器陣列43為8*8乘累加運(yùn)算器陣列。
[0058]優(yōu)選地，所述ADC模塊52與所述DAC模塊54均為16B i t。
[0059]優(yōu)選地，所述數(shù)據(jù)總線均為局部總線。
[0060]圖2表示本發(fā)明實(shí)施例所述的DSP芯片的構(gòu)造方法的流程示意圖。
[0061 ] 參見(jiàn)圖2所示，一種DSP芯片的構(gòu)造方法包括:
[0062]SlOl:構(gòu)造多條任務(wù)通道，用于完成主控CPU分配的算法任務(wù)；
[0063]S103:控制每條任務(wù)通道均與DMA控制器，運(yùn)算器以及存儲(chǔ)器相連接，用于獨(dú)立完成所述算法任務(wù)；
[0064]S105:控制每條任務(wù)通道均通過(guò)數(shù)據(jù)總線連接完成、所述算法任務(wù)所對(duì)應(yīng)的多個(gè)接口模塊；
[0065]S107:控制每條任務(wù)通道均與預(yù)設(shè)的存儲(chǔ)器管理單元相連接，所述存儲(chǔ)管理單元通過(guò)數(shù)據(jù)總線連接數(shù)據(jù)存儲(chǔ)器。
[0066]在本實(shí)施例的技術(shù)方案中，步驟SlOl中，構(gòu)造硬件級(jí)的多條任務(wù)通道，并配以多路數(shù)據(jù)總線，使得每一任務(wù)通道均可以獨(dú)立完成主控CHJ分配的算法任務(wù);為了使得每天任務(wù)通道均可以獨(dú)立完成主控CPU分配的算法任務(wù)，在步驟S103中，控制每條任務(wù)通道均與DMA控制器，運(yùn)算器以及存儲(chǔ)器相連接，用于獨(dú)立完成所述算法任務(wù)，這就要求存儲(chǔ)器需要多路端口以配合多個(gè)任務(wù)通道，且專(zhuān)用運(yùn)算器的數(shù)目不僅僅是乘法器，而是根據(jù)算法任務(wù)定制硬件運(yùn)算單元;在步驟S105至S107中，均是按照算法任務(wù)將每條任務(wù)通道通過(guò)數(shù)據(jù)總線連接相應(yīng)的硬件單元。另外硬件級(jí)的多任務(wù)需要編程者分配存儲(chǔ)器的使用，合理安排硬件的任務(wù)通道。
[0067]本發(fā)明提出的方法是采用硬件級(jí)并行多任務(wù)系統(tǒng)。簡(jiǎn)單的說(shuō)就是每個(gè)任務(wù)獨(dú)自占用一個(gè)硬件空間，完全不需要任務(wù)切換。多組硬件在并行工作，而工作主頻較低。實(shí)踐表明，工作主頻在幾十兆數(shù)量級(jí)上是最省電的。低功耗M⑶的主頻就大致如此，例如ARM的cortex-M0。而對(duì)于數(shù)字信號(hào)處理算法來(lái)說(shuō)，基本算子都是相當(dāng)簡(jiǎn)單的，根本沒(méi)必要用上CPU級(jí)的控制過(guò)程。復(fù)雜而不適用的控制機(jī)制會(huì)增加功耗。
[0068]在本發(fā)明的技術(shù)方案中，每一個(gè)獨(dú)立的算法任務(wù)由一組通道、DMA控制器、運(yùn)算器和存儲(chǔ)器構(gòu)成;這樣的結(jié)構(gòu)對(duì)于低功耗的實(shí)現(xiàn)有以下幾個(gè)優(yōu)勢(shì):
[0069]根據(jù)任務(wù)量數(shù)目開(kāi)啟不同數(shù)目的任務(wù)通道，沒(méi)有任務(wù)的通道完全掛起，硬件的功耗與運(yùn)算量嚴(yán)格正相關(guān)。
[0070]每個(gè)硬件通道的數(shù)據(jù)總線都為局部總線，寄生的電容及所需要的平均驅(qū)動(dòng)電流大幅降低，硬件實(shí)現(xiàn)的額外功耗極少。
[0071]CPU的任務(wù)僅僅作為指揮員與外設(shè)的管理者，大數(shù)據(jù)量運(yùn)算過(guò)程中，CPU可以完全掛起，沒(méi)有無(wú)用的取指、譯碼過(guò)程。
[0072]多任務(wù)由多個(gè)簡(jiǎn)單的控制器實(shí)現(xiàn)，相比于通用DSP來(lái)說(shuō)，可大幅降低芯片的主頻，由此帶來(lái)的功耗降低也非?？捎^。以上所述是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對(duì)于本技術(shù)領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進(jìn)和潤(rùn)飾，這些改進(jìn)和潤(rùn)飾也應(yīng)視為本實(shí)用新型的保護(hù)范圍。
【主權(quán)項(xiàng)】
1.一種DSP芯片，其特征在于，包括: 多條任務(wù)通道，用于完成主控CRJ分配的算法任務(wù)； 每條任務(wù)通道均包括DMA控制器，運(yùn)算器以及存儲(chǔ)器，用于獨(dú)立完成所述算法任務(wù)； 每條任務(wù)通道均通過(guò)數(shù)據(jù)總線連接完成所述算法任務(wù)所對(duì)應(yīng)的多個(gè)接口模塊； 每條任務(wù)通道均與預(yù)設(shè)的存儲(chǔ)器管理單元相連接，所述存儲(chǔ)管理單元通過(guò)數(shù)據(jù)總線連接數(shù)據(jù)存儲(chǔ)器。2.如權(quán)利要求1所述的DSP芯片，其特征在于，所述多條任務(wù)通道包括: 第一通道，所述第一通道通過(guò)數(shù)據(jù)總線分別連接所述主控CPU，浮點(diǎn)運(yùn)算單元，PffM專(zhuān)用接口，USB接口以及GIPO管理模塊； 第二通道，所述第二通道通過(guò)數(shù)據(jù)總線分別連接第一 DMA控制器、第一系列統(tǒng)計(jì)模塊，第一算術(shù)邏輯單元、以及表變換模塊； 第三通道，所述第三通道通過(guò)數(shù)據(jù)總線分別連接第二 DMA控制器，第二系列統(tǒng)計(jì)模塊，第二算術(shù)邏輯單元； 第四通道，所述第四通道通過(guò)數(shù)據(jù)總線分別連接第三DMA控制器，第三系列統(tǒng)計(jì)模塊，乘累加運(yùn)算器陣列； 第五通道，所述第五通道通過(guò)數(shù)據(jù)總線分別連接第四DMA控制器，ADC模塊，DAC模塊，序列流1接口。3.如權(quán)利要求2所述的DSP芯片，其特征在于，所述第三通道為一條或多條。4.如權(quán)利要求2所述的DSP芯片，其特征在于，所述多條任務(wù)通道還包括: 一條或多條第六通道，所述第六通道包括第五DMA控制器以及用于外接SD RAM接口的端口。5.如權(quán)利要求2所述的DSP芯片，其特征在于，所述PffM專(zhuān)用接口為8路PffM專(zhuān)用接口。6.如權(quán)利要求2所述的DSP芯片，其特征在于，所述乘累加運(yùn)算器陣列為8*8乘累加運(yùn)算器陣列。7.如權(quán)利要求2所述的DSP芯片，其特征在于，所述ADC模塊與所述DAC模塊均為16Bit。8.如權(quán)利要求1-7任一項(xiàng)所述的DSP芯片，其特征在于，所述數(shù)據(jù)總線均為局部總線。9.一種DSP芯片的構(gòu)造方法，其特征在于，包括: 構(gòu)造多條任務(wù)通道，用于完成主控CHJ分配的算法任務(wù)； 控制每條任務(wù)通道均與DMA控制器，運(yùn)算器以及存儲(chǔ)器相連接，用于獨(dú)立完成所述算法任務(wù)； 控制每條任務(wù)通道均通過(guò)數(shù)據(jù)總線連接完成所述算法任務(wù)所對(duì)應(yīng)的多個(gè)接口模塊；控制每條任務(wù)通道均與預(yù)設(shè)的存儲(chǔ)器管理單元相連接，所述存儲(chǔ)管理單元通過(guò)數(shù)據(jù)總線連接數(shù)據(jù)存儲(chǔ)器。
【文檔編號(hào)】G06F1/32GK105975048SQ201610290943
【公開(kāi)日】2016年9月28日
【申請(qǐng)日】2016年5月5日
【發(fā)明人】高靳旭, 谷晟
【申請(qǐng)人】高靳旭