一種處理門級(jí)網(wǎng)表中的同步邏輯結(jié)構(gòu)的方法
【專利說明】
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種處理門級(jí)網(wǎng)表中的同步邏輯結(jié)構(gòu)的方法。
【【背景技術(shù)】】
[0002]請(qǐng)參閱圖1所示，為同步邏輯結(jié)構(gòu):寄存器DEFl和寄存器DEF2位于同一個(gè)時(shí)鐘域clkl，兩者級(jí)聯(lián)形成一個(gè)同步單元，該同步單元用以接受來自另外一個(gè)不同時(shí)鐘域clkO的寄存器DER)的輸出信號(hào)或其產(chǎn)生信號(hào)。
[0003]幾個(gè)基本概念:
[0004]同步邏輯結(jié)構(gòu):寄存器DER)，寄存器DEFl和寄存器DEF2共同組成。
[0005]同步單元:寄存器DEFl和寄存器DEF2組成。
[0006]潛在異步路徑PAP(potential asynchronous path):寄存器DEFO和同步單元的寄存器DEFl組成。
[0007]歸一約束(simple constraint):將所有寄存器歸為同步的一個(gè)時(shí)鐘域的約束。
[0008]功能約束(constraint):用作電路設(shè)計(jì)的約束。
[0009]現(xiàn)有技術(shù)中一般通過多次循環(huán)迭代動(dòng)態(tài)仿真并分析仿真結(jié)果或報(bào)告文件的方式來找到并處理門級(jí)網(wǎng)表中的同步邏輯結(jié)構(gòu)，使得網(wǎng)表適合動(dòng)態(tài)仿真。
[0010]然，現(xiàn)有技術(shù)完成目標(biāo)所需時(shí)間較長，在大規(guī)模電路中，往往周期以月計(jì)，且需消耗大量的人力資源。
【
【發(fā)明內(nèi)容】
】
[0011]本發(fā)明的目的在于提供一種處理門級(jí)網(wǎng)表中的同步邏輯結(jié)構(gòu)的方法，以極大的縮短找尋電路中的同步邏輯的時(shí)間周期。
[0012]為了實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案:
[0013]一種處理門級(jí)網(wǎng)表中的同步邏輯結(jié)構(gòu)的方法，包括以下步驟:
[0014]第一步、利用腳本找出待處理門級(jí)網(wǎng)表中所有的兩個(gè)寄存器級(jí)聯(lián)的結(jié)構(gòu)，即一個(gè)寄存器DEFl的輸出端直連另一寄存器DEF2的輸入端的結(jié)構(gòu)，匯聚成元素表1，每個(gè)級(jí)聯(lián)結(jié)構(gòu)為一個(gè)表元素；
[0015]第二步、利用腳本，根據(jù)時(shí)鐘樹的結(jié)構(gòu)關(guān)系，分析元素表I中的各個(gè)元素，找出元素表I中兩個(gè)寄存器屬于同一個(gè)時(shí)鐘域的元素，整理找出的元素形成元素表2 ;
[0016]第三步，基于表2中每個(gè)元素的寄存器DEF1，利用腳本，找出網(wǎng)表中所有的潛在異步路徑PAP ;整理所有的潛在異步路徑PAP形成表3 ；
[0017]第四步、利用腳本，根據(jù)時(shí)鐘樹的結(jié)構(gòu)關(guān)系，分析元素表3中的各個(gè)元素，進(jìn)一步確保PAP的兩個(gè)寄存器不在同一個(gè)時(shí)鐘域；整理形成表4 ;
[0018]第五步、將表4信息提供給仿真工具配合網(wǎng)表進(jìn)行仿真。
[0019]本發(fā)明進(jìn)一步的改進(jìn)在于:整理形成表4式只保留寄存器DEFl的信息。
[0020]本發(fā)明進(jìn)一步的改進(jìn)在于:找尋潛在異步路徑的方法具體包括:
[0021]利用腳本，對(duì)電路采用歸一約束，列出所有終點(diǎn)為寄存器DEFl的時(shí)序路徑，形成原表；對(duì)電路采用功能約束，列出所有終點(diǎn)為寄存器DEFl的時(shí)序路徑，形成子表；從原表中剔除所有存在于子表中的路徑，形成異步路徑表；異步路徑表中的兩個(gè)寄存器即構(gòu)成一個(gè)潛在異步路徑。
[0022]本發(fā)明進(jìn)一步的改進(jìn)在于:其特征在于，所述腳本為TCL和Perl。
[0023]相對(duì)于現(xiàn)有技術(shù)，本發(fā)明具有以下有益效果:本發(fā)明提出一種處理門級(jí)網(wǎng)表中的同步邏輯結(jié)構(gòu)的方法，采用軟件腳本處理分析電路結(jié)構(gòu)的方式，自動(dòng)找到電路中的同步邏輯結(jié)構(gòu)；該方法能極大的縮短找尋電路中的同步邏輯的時(shí)間周期，本發(fā)明處理時(shí)間以秒計(jì)，省時(shí)高效(現(xiàn)有技術(shù)的方案處理時(shí)間往往以月計(jì))。另外，本發(fā)明能節(jié)省大量人力資源(現(xiàn)有技術(shù)的方案需要的大量的人力在本發(fā)明處理過程中不再需要)。
【【附圖說明】】
[0024]圖1為同步邏輯結(jié)構(gòu)的示意圖。
【【具體實(shí)施方式】】
[0025]本發(fā)明一種處理門級(jí)網(wǎng)表中的同步邏輯結(jié)構(gòu)的方法，具體包括以下步驟:
[0026]第一步、利用TCL和Perl腳本找出待處理門級(jí)網(wǎng)表中所有的兩個(gè)寄存器級(jí)聯(lián)的結(jié)構(gòu)，即一個(gè)寄存器DEFl的Q端(輸出端)直連另一寄存器DEF2的D端(輸入端)的結(jié)構(gòu)，匯聚成元素表I如下，每個(gè)級(jí)聯(lián)結(jié)構(gòu)為一個(gè)表元素:
[0027]表I
[0028][ (/her0/herl/her2/…/DFF1_0000)，(/herO/herl/her2/— /DFF2_0000)]
[0029][ (/her0/herl/her2/…/DFF1_0001)，(/herO/herl/her2/— /DFF2_0001)]
[0030][ (/herO/herl/her2/— /DFF1_0002)，(/herO/herl/her2/— /DFF2_0002)]
[0031 ] [(/herO/herl/her2/…/DFF1_0003)，(/herO/herl/her2/.../DFF2_0003)]
[0032][ (/herO/herl/her2/— /DFF1_0004)，(/herO/herl/her2/— /DFF2_0004)]
[0033][ (/herO/herl/her2/— /DFF1_0005)，(/herO/herl/her2/— /DFF2_0005)]
[0034]…
[0035]第二步、利用TCL和Perl腳本，根據(jù)時(shí)鐘樹的結(jié)構(gòu)關(guān)系，分析元素表I中的各個(gè)元素，找出元素表I中兩個(gè)寄存器屬于同一個(gè)時(shí)鐘域的元素，整理找出的元素形成元素表2:
[0036]表2
[0037][ (/her0/herl/her2/…/DFF1_0000)，(/herO/herl/her2/— /DFF2_0000)]
[0038][ (/herO/herl/her2/— /DFF1_0004)，(/herO/herl/her2/— /DFF2_0004)]
[0039]…
[0040]第三步，基于表2中每個(gè)元素的第一個(gè)寄存器(寄存器DEF1)，利用TCL和Perl腳本，找出網(wǎng)表中所有的潛在異步路徑(PAP):
[0041 ] [(/herO/herl/her2/…/DFF1_0000)，(/herO/herl/her2/.../DFF2_0000)]
[0042][(/her0/herl/her2/…/DFF0_0000_a)， (/her0/herl/her2/…/DFF1_0000)， (/herO/herl/her2/— /DFF2_0000)]
[0043][(/her0/herl/her2/…/DFF0_0000_b)， (/her0/herl/her2/…/DFF1_0000)， (/herO/herl/her2/— /DFF2_0000)]
[0044]...
[0045][ (/herO/herl/her2/— /DFF1_0004)，(/herO/herl/her2/— /DFF2_0004)]
[0046][(/her0/herl/her2/…/DFF0_0004_a), (/her0/herl/her2/…/DFF1_0004)， (/herO/herl/her2/— /DFF2_0004)]
[0047][(/her0/herl/her2/…/DFF0_0004_b), (/her0/herl/her2/…/DFF1_0004)， (/herO/herl/her2/— /DFF2_0004)]
[0048]整理所有的潛在異步路徑PAP形成表3:
[0049]表3
[0050][ (/herO/her l/her2/.../DFF0_0000_a), (/herO/her l/her2/.../DFF1_0000)]
[0051 ] [ (/herO/herl/her2/…/DFF0_0000_b)，(/herO/herl/her2/.../DFF1_0000)]
[0052][ (/herO/her l/her2/.../DFF0_0004_a), (/herO/her l/her2/.../DFF1_0004)]
[0053][ (/herO/her l/her2/.../DFF0_0004_b), (/herO/her l/her2/.../DFF1_0004)]
[0054]…
[0055]其中，找尋潛在異步路徑PAP的方法具體包括:
[0056]利用TCL和Perl腳本，對(duì)電路采用歸一約束(simple constraint)，列出所有終點(diǎn)(endpoint)為寄存器DEFl的時(shí)序路徑(只針對(duì)寄存器到寄存器類)，形成原表；對(duì)電路采用功能約束(constraint)，列出所有終點(diǎn)(endpoint)為寄存器DEFl的時(shí)序路徑(只針對(duì)寄存器到寄存器類)，形成子表；從原表中剔除所有存在于子表中的路徑，形成異步路徑表；異步路徑表中的兩個(gè)寄存器即構(gòu)成一個(gè)PAP。
[0057]第四步、利用TCL和Perl腳本，根據(jù)時(shí)鐘樹的結(jié)構(gòu)關(guān)系，分析元素表3中的各個(gè)元素，進(jìn)一步確保PAP的兩個(gè)寄存器不在同一個(gè)時(shí)鐘域:
[0058][ (/herO/herl/her2/— /DFF0_0000_a)，(/herO/herl/her2/— /DFF1_0000)]
[0059][ (/herO/herl/her2/— /DFF0_0000_b)，(/herO/herl/her2/— /DFF1_0000)]
[0060][ (/herO/herl/her2/— /DFF0_0004_a)，(/herO/herl/her2/— /DFF1_0004)]
[0061 ] [(/herO/herl/her2/…/DFF0_0004_b)，(/herO/herl/her2/…/DFF1_0004)]
[0062] …
[0063]整理形成表4(只保留寄存器DEFl的信息):
[0064]表4
[0065](/herO/her l/her2/.../DFF1_0000)
[0066](/herO/her l/her2/.../DFF1_0004)
[0067]…
[0068]第五步、將表4信息提供給仿真工具配合網(wǎng)表進(jìn)行仿真:
[0069](/herO/her l/her2/.../DFF1_0000)
[0070](/herO/her l/her2/.../DFF1_0004)
[0071]...0
【主權(quán)項(xiàng)】
1.一種處理門級(jí)網(wǎng)表中的同步邏輯結(jié)構(gòu)的方法，其特征在于，包括以下步驟: 第一步、利用腳本找出待處理門級(jí)網(wǎng)表中所有的兩個(gè)寄存器級(jí)聯(lián)的結(jié)構(gòu)，即一個(gè)寄存器DEFl的輸出端直連另一寄存器DEF2的輸入端的結(jié)構(gòu)，匯聚成元素表1，每個(gè)級(jí)聯(lián)結(jié)構(gòu)為一個(gè)表元素； 第二步、利用腳本，根據(jù)時(shí)鐘樹的結(jié)構(gòu)關(guān)系，分析元素表I中的各個(gè)元素，找出元素表I中兩個(gè)寄存器屬于同一個(gè)時(shí)鐘域的元素，整理找出的元素形成元素表2 ; 第三步，基于表2中每個(gè)元素的寄存器DEF1，利用腳本，找出網(wǎng)表中所有的潛在異步路徑PAP ;整理所有的潛在異步路徑PAP形成表3 ； 第四步、利用腳本，根據(jù)時(shí)鐘樹的結(jié)構(gòu)關(guān)系，分析元素表3中的各個(gè)元素，進(jìn)一步確保PAP的兩個(gè)寄存器不在同一個(gè)時(shí)鐘域；整理形成表4 ; 第五步、將表4信息提供給仿真工具配合網(wǎng)表進(jìn)行仿真。2.根據(jù)權(quán)利要求1所述的一種處理門級(jí)網(wǎng)表中的同步邏輯結(jié)構(gòu)的方法，其特征在于，整理形成表4式只保留寄存器DEFl的信息。3.根據(jù)權(quán)利要求1所述的一種處理門級(jí)網(wǎng)表中的同步邏輯結(jié)構(gòu)的方法，其特征在于，找尋潛在異步路徑的方法具體包括: 利用腳本，對(duì)電路采用歸一約束，列出所有終點(diǎn)為寄存器DEFl的時(shí)序路徑，形成原表；對(duì)電路采用功能約束，列出所有終點(diǎn)為寄存器DEFl的時(shí)序路徑，形成子表；從原表中剔除所有存在于子表中的路徑，形成異步路徑表；異步路徑表中的兩個(gè)寄存器即構(gòu)成一個(gè)潛在異步路徑。4.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的一種處理門級(jí)網(wǎng)表中的同步邏輯結(jié)構(gòu)的方法，其特征在于，所述腳本為TCL和Perl。
【專利摘要】本發(fā)明公開一種處理門級(jí)網(wǎng)表中的同步邏輯結(jié)構(gòu)的方法，包括：第一步、利用腳本找出待處理門級(jí)網(wǎng)表中所有的兩個(gè)寄存器級(jí)聯(lián)的結(jié)構(gòu)，匯聚成元素表1；第二步、利用腳本，根據(jù)時(shí)鐘樹的結(jié)構(gòu)關(guān)系，分析元素表1中的各個(gè)元素，找出元素表1中兩個(gè)寄存器屬于同一個(gè)時(shí)鐘域的元素，整理形成元素表2；第三步，基于表2中每個(gè)元素的寄存器DEF1，利用腳本，找出網(wǎng)表中所有的潛在異步路徑PAP；整理形成表3；第四步、利用腳本，根據(jù)時(shí)鐘樹的結(jié)構(gòu)關(guān)系，分析元素表3中的各個(gè)元素，進(jìn)一步確保PAP的兩個(gè)寄存器不在同一個(gè)時(shí)鐘域；整理形成表4；第五步、將表4信息提供給仿真工具配合網(wǎng)表進(jìn)行仿真。本發(fā)明處理時(shí)間以秒計(jì)，省時(shí)高效。
【IPC分類】G06F17/50
【公開號(hào)】CN104951609
【申請(qǐng)?zhí)枴緾N201510346122
【發(fā)明人】左豐國
【申請(qǐng)人】西安華芯半導(dǎo)體有限公司
【公開日】2015年9月30日
【申請(qǐng)日】2015年6月19日