一種數(shù)據(jù)存儲的方法、存儲器及電子設備的制造方法
【技術領域】
[0001] 本發(fā)明涉及計算機技術領域，特別涉及一種數(shù)據(jù)存儲的方法、存儲器及電子設備。
【背景技術】
[0002] 隨著電子技術的快速發(fā)展，電子設備的存儲介質也越來越多，例如：SLC (Single-LevelCell),也即：lbit/cell，其一個存儲器存儲存單元（cell)存儲一位元 (bit)的數(shù)據(jù)；MLC(Multi-LevelCell)，也即：2bit/cell，其一個存儲器存儲存單元 (cell)存儲二位元（bit)的數(shù)據(jù)；TLC(Triple-LevelCell),也即：3bit/cell，其一個存 儲器存儲存單元（cell)存儲三位元（bit)的數(shù)據(jù)等等。
[0003] 在TLC-3NANDFlash中，由于物理電壓的分布和二進制編碼的特定對應關系，使得 MSB(MostSignificantBit:最高有效位）、CSB(CenterSignificantBit:中間有效位）、 LSB(LeastSignificantbit:最低有效位)物理頁具有不同的電壓覆蓋范圍，其上的比特 錯誤率也會不同，如表1所示，為現(xiàn)有技術中邏輯頁在物理頁中的存儲位置：
[0004] 表 1
【主權項】
1. 一種數(shù)據(jù)存儲的方法，應用于一存儲器，所述存儲器具有N個物理頁，N為正整數(shù)，其 中，所述N個物理頁中的第i個物理頁與N個不完全相同的編碼錯誤率中的第i個編碼錯 誤率相對應，其中，i為1至N間任一整數(shù)，其特征在于，所述方法包括： 確定M個邏輯頁，其中M為大于等于1的整數(shù)； 將所述M個邏輯頁中的第i個邏輯頁劃分為N部分第i個邏輯頁數(shù)據(jù)，i為1至M的 任一整數(shù)； 對所述N部分第i個邏輯頁數(shù)據(jù)進行處理，輸出與所述第i個邏輯頁對應的第i個糾 錯編碼和所述N部分第i個邏輯頁數(shù)據(jù)； 將所述N部分第i個邏輯頁數(shù)據(jù)依次存儲于所述N個物理頁，并將所述第i個糾錯編 碼存儲于所述N個物理頁中的第N個物理頁。
2. 如權利要求1所述的方法，其特征在于，所述將所述M個邏輯頁中的第i個邏輯頁劃 分為N部分第i個邏輯頁數(shù)據(jù)，具體為： 將所述M個邏輯頁中的第i個邏輯頁平均劃分為所述N部分第i個邏輯頁數(shù)據(jù)。
3. 如權利要求1所述的方法，其特征在于，所述對所述N部分第i個邏輯頁數(shù)據(jù)進行處 理，輸出與所述第i個邏輯頁對應的第i個糾錯編碼和所述N部分第i個邏輯頁數(shù)據(jù)，具體 包括： 依次取j為1至N，將所述N部分第i個邏輯頁數(shù)據(jù)中的第j部分第i個邏輯頁數(shù)據(jù)依 次輸入至少一個糾錯編碼電路； 在所述至少一個糾錯編碼電路內(nèi)存儲所述第j部分第i個邏輯頁數(shù)據(jù)；以及依次輸出 所述第j部分第i個邏輯頁數(shù)據(jù)； 在所述至少一個糾錯編碼電路內(nèi)存儲有所述N部分第i個邏輯頁數(shù)據(jù)的全部數(shù)據(jù)時， 通過所述至少一個糾錯編碼電路對所述第i個N部分數(shù)據(jù)進行糾錯編碼處理，進而獲得所 述第i糾錯編碼。
4. 如權利要求3所述的方法，其特征在于，在所述至少一個糾錯編碼電路為M個糾錯編 碼電路時，將所述N部分第i個邏輯頁數(shù)據(jù)中的第j部分第i個邏輯頁數(shù)據(jù)依次輸入至少 一個糾錯編碼電路，具體為：在同一時刻，將所述M個邏輯頁中的第j個N部分第i個邏輯 頁數(shù)據(jù)輸入所述M個糾錯編碼電路中的第j個糾錯編碼電路； 所述通過所述糾錯編碼電路對所述第i個N部分數(shù)據(jù)進行糾錯編碼處理，進而獲得所 述第i糾錯編碼，具體包括： 通過所述M個糾錯編碼電路并行對所述N部分第i個邏輯頁數(shù)據(jù)進行處理，進而分別 輸出與所述第i個邏輯頁對應的第i個糾錯編碼。
5. 如權利要求3所述的方法，其特征在于，在所述至少一個糾錯編碼電路為第一糾錯 編碼電路時，所述將所述N部分第i個邏輯頁數(shù)據(jù)中的第j部分第i個邏輯頁數(shù)據(jù)依次輸 入至少一個糾錯編碼電路，具體為：具體為：依次取j為1至N的整數(shù)，將所述M個邏輯頁的 每個邏輯頁的第j部分數(shù)據(jù)依次輸入所述第一糾錯編碼電路； 所述通過所述糾錯編碼電路對所述第i個N部分數(shù)據(jù)進行糾錯編碼處理，進而獲得所 述第i糾錯編碼，具體為： 通過所述第一糾錯編碼電路對所述N部分第i個邏輯頁數(shù)據(jù)進行串行處理，進而依次 輸出所述第i個糾錯編碼以及所述N部分第i個邏輯頁數(shù)據(jù)。
6. 如權利要求1所述的方法，其特征在于，所述對所述N部分第i個邏輯頁數(shù)據(jù)進行處 理，輸出與所述第i個邏輯頁對應的第i個糾錯編碼和所述N部分第i個邏輯頁數(shù)據(jù)，具體 包括： 依次取j為1至N的整數(shù)，通過第二糾錯編碼電路對所述N部分第i邏輯頁數(shù)據(jù)中的 第j部分第i邏輯頁數(shù)據(jù)進行糾錯編碼，進而獲得第i邏輯頁第j子糾錯編碼； 在所述第二糾錯編碼電路內(nèi)緩存所述第i邏輯頁第j子糾錯編碼并通過所述第二糾錯 編碼電路輸出所述第j部分第i邏輯頁數(shù)據(jù)； 在j為N時，獲得第i邏輯頁第1至j子糾錯編碼作為所述第i糾錯編碼，并通過所述 第二糾錯編碼電路輸出所述第i糾錯編碼。
7. 如權利要求6所述的方法，其特征在于，所述通過第二糾錯編碼電路對所述N部分 第i邏輯頁數(shù)據(jù)中的第j部分第i邏輯頁數(shù)據(jù)進行糾錯編碼，進而獲得第i邏輯頁第j子 糾錯編碼，具體包括： 依次取i為1至M的整數(shù)，將所述N部分第i邏輯頁數(shù)據(jù)中的第j部分第i邏輯頁數(shù) 據(jù)輸入所述第二糾錯編碼電路； 通過所述第二糾錯編碼電路對所述第j部分第i邏輯頁數(shù)據(jù)進行糾錯編碼處理，進而 獲得第所述第i邏輯頁第j子糾錯編碼。
8. -種存儲器，其特征在于，包括： 存儲單元，所述存儲單元具有N個物理頁，N為正整數(shù)，其中，所述N個物理頁中的第i個物理頁與N個不完全相同的編碼錯誤率中的第i個編碼錯誤率相對應，其中，i為1至N 間任一整數(shù)； 控制電路，連接于所述存儲單元，用于獲取M個邏輯頁，其中，所述M個邏輯頁中的第i個邏輯頁劃分為N部分第i個邏輯頁數(shù)據(jù)，i為1至M的整數(shù)；并且對所述N部分第i個邏 輯頁數(shù)據(jù)進行處理，輸出與所述第i個邏輯頁對應的第i個糾錯編碼和所述N部分第i個 邏輯頁數(shù)據(jù)；以及將所述N部分第i個邏輯頁數(shù)據(jù)依次存儲于所述N個物理頁，并將所述第 i個糾錯編碼存儲于所述N個物理頁中的第N個物理頁。
9. 如權利要求8所述的存儲器，其特征在于，所述第i個邏輯頁平均劃分為所述N部分 第i個邏輯頁數(shù)據(jù)。
10. 如權利要求8所述的存儲器，其特征在于，所述控制電路，具體為：至少一個糾錯編 碼電路； 所述至少一個糾錯編碼電路，具體用于：依次取j為1至N，獲取所述N部分第i個邏 輯頁數(shù)據(jù)中的第j部分第i個邏輯頁數(shù)據(jù)；以及 存儲所述第j部分第i個邏輯頁數(shù)據(jù)；以及 依次輸出所述第j部分第i個邏輯頁數(shù)據(jù)；以及 在存儲有所述N部分第i個邏輯頁數(shù)據(jù)的全部數(shù)據(jù)時，通過所述糾錯編碼電路對所述 第i個N部分數(shù)據(jù)進行糾錯編碼處理，進而獲得所述第i糾錯編碼。
11. 如權利要求10所述的存儲器，其特征在于，所述至少一個糾錯編碼電路具體為：M 個糾錯編碼電路； 所述M個糾錯編碼電路，具體用于： 在同一時刻，所述M個糾錯編碼電路中的第j個糾錯編碼電路獲取所述M個邏輯頁中 的第j個N部分第i個邏輯頁數(shù)據(jù)；以及 通過所述M個糾錯編碼電路并行對所述N部分第i個邏輯頁數(shù)據(jù)進行處理，進而分別 輸出與所述第i個邏輯頁對應的第i個糾錯編碼。
12. 如權利要求10所述的存儲器，其特征在于，所述至少一個糾錯編碼電路具體為：第 一糾錯編碼電路； 所述第一糾錯編碼電路，具體為：依次取j為1至N的整數(shù)，獲取所述M個邏輯頁的每 個邏輯頁的第j部分數(shù)據(jù)；以及 對所述N部分第i個邏輯頁數(shù)據(jù)進行串行處理，進而依次輸出所述第i個糾錯編碼以 及所述N部分第i個邏輯頁數(shù)據(jù)。
13. 如權利要求8所述的存儲器，其特征在于，所述控制電路，具體為：第二糾錯編碼電 路； 所述第二糾錯編碼電路，具體用于：依次取j為1至N的整數(shù)，對所述N部分第i邏輯 頁數(shù)據(jù)中的第j部分第i邏輯頁數(shù)據(jù)進行糾錯編碼，進而獲得第i邏輯頁第j子糾錯編碼； 以及 緩存所述第i邏輯頁第j子糾錯編碼并輸出所述第j部分第i邏輯頁數(shù)據(jù)；以及 在j為N時，獲得第i邏輯頁第1至j子糾錯編碼作為所述第i糾錯編碼，并輸出所述 第i糾錯編碼。
14. 如權利要求13所述的存儲器，其特征在于，所述第二糾錯編碼電路，具體用于： 依次取i為1至M的整數(shù)，獲取所述N部分第i邏輯頁數(shù)據(jù)中的第j部分第i邏輯頁 數(shù)據(jù)；以及 對所述第j部分第i邏輯頁數(shù)據(jù)進行糾錯編碼處理，進而獲得第所述第i邏輯頁第j子糾錯編碼。
15.-種電子設備，其特征在于，包括： 外殼； 如權利要求8-14任一權項所述的存儲器，設置于所述外殼內(nèi)部； 處理器，連接于所述存儲器，用于對所述存儲器所存儲的數(shù)據(jù)進行處理。
【專利摘要】本發(fā)明涉及計算機技術領域，公開了一種數(shù)據(jù)存儲方法、存儲器及電子設備，以解決現(xiàn)有技術中存儲器讀寫電路復雜的技術問題，該方法應用于一存儲器，存儲器具有N個物理頁，其中，N個物理頁中的第i個物理頁與N個不完全相同的編碼錯誤率中的第i個編碼錯誤率相對應，其中，i為1至N間任一整數(shù)，其特征在于，該方法包括：確定M個邏輯頁；將M個邏輯頁中的第i個邏輯頁劃分為N部分第i個邏輯頁數(shù)據(jù)，i為1至M的任一整數(shù)；對N部分第i個邏輯頁數(shù)據(jù)進行處理，輸出與第i個邏輯頁對應的第i個糾錯編碼和N部分第i個邏輯頁數(shù)據(jù)；將N部分第i個邏輯頁數(shù)據(jù)依次存儲于N個物理頁，并將第i個糾錯編碼存儲于N個物理頁中的第N個物理頁。
【IPC分類】G06F11-10
【公開號】CN104765649
【申請?zhí)枴緾N201410003115
【發(fā)明人】楊碧波, 高長磊, 張傳雨, 管慧娟
【申請人】聯(lián)想(北京)有限公司
【公開日】2015年7月8日
【申請日】2014年1月3日