多數(shù)據(jù)接口兼容的芯片架構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉半導(dǎo)體存儲(chǔ)器設(shè)計(jì)領(lǐng)域，具體涉及多數(shù)據(jù)接口合并芯片架構(gòu)。
【背景技術(shù)】
[0002]計(jì)算機(jī)以及各種電子設(shè)備廣泛的應(yīng)用于現(xiàn)代生活的各個(gè)方面，對(duì)內(nèi)存產(chǎn)品(DRAM存儲(chǔ)器)需求越來(lái)越大。通常針對(duì)不同的數(shù)量要求的數(shù)據(jù)接口需要分別提供不同的芯片，設(shè)計(jì)成本，而且使用便利。

【發(fā)明內(nèi)容】

[0003]為了解決現(xiàn)有的針對(duì)不同的數(shù)量要求的數(shù)據(jù)接口需要分別提供不同的芯片設(shè)計(jì)，本發(fā)明提供一種多數(shù)據(jù)接口兼容的芯片架構(gòu)。
[0004]本發(fā)明的技術(shù)解決方案:
[0005]多數(shù)據(jù)接口兼容的芯片架構(gòu)，其特殊之處在于:包括第一存儲(chǔ)單元、第二存儲(chǔ)單元、多個(gè)數(shù)據(jù)接口 DQ、控制模塊、第一存儲(chǔ)讀寫數(shù)據(jù)總線、第二存儲(chǔ)讀寫數(shù)據(jù)總線、左接口讀寫數(shù)據(jù)總線、右接口讀寫數(shù)據(jù)總線、第一開(kāi)關(guān)TBFF以及第二開(kāi)關(guān)TBFF ;
[0006]所述第一存儲(chǔ)單元包括多個(gè)至少一個(gè)第一存儲(chǔ)基礎(chǔ)單元，所述第二存儲(chǔ)單元包括至少一個(gè)第二存儲(chǔ)基礎(chǔ)單元，
[0007]所述多個(gè)數(shù)據(jù)接口 DQ為偶數(shù)個(gè)，位于第一存儲(chǔ)單元之間第二存儲(chǔ)單元，所述多個(gè)數(shù)據(jù)接口 DQ被控制模塊平均分配左數(shù)據(jù)接口組和右數(shù)據(jù)接口，
[0008]所述控制模塊通過(guò)左接口讀寫數(shù)據(jù)總線與左數(shù)據(jù)接口組中的數(shù)據(jù)接口 DQ連接，所述控制模塊通過(guò)右接口讀寫數(shù)據(jù)總線與右數(shù)據(jù)接口組中的數(shù)據(jù)接口 DQ連接，
[0009]所述第一開(kāi)關(guān)TBFF設(shè)置在第一存儲(chǔ)讀寫數(shù)據(jù)總線上，所述第二開(kāi)關(guān)TBFF設(shè)置在第二存儲(chǔ)讀寫數(shù)據(jù)總線上，
[0010]在第一開(kāi)關(guān)TBFF和第二開(kāi)關(guān)TBFF均打開(kāi)時(shí)，控制模塊控制左數(shù)據(jù)接口組或右數(shù)據(jù)接口中的數(shù)據(jù)接口無(wú)效；在第一開(kāi)關(guān)TBFF和第二開(kāi)關(guān)TBFF均關(guān)閉時(shí)，控制模塊控制左數(shù)據(jù)接口組和右數(shù)據(jù)接口中的所有數(shù)據(jù)接口有效。
[0011]上述多個(gè)數(shù)據(jù)接口 DQ為16個(gè)或32個(gè)。
[0012]上述第一存儲(chǔ)單元包括8個(gè)第一存儲(chǔ)基礎(chǔ)單元，所述第二存儲(chǔ)單元包括8個(gè)第二存儲(chǔ)基礎(chǔ)單元。
[0013]本發(fā)明所具有的優(yōu)點(diǎn):
[0014]本發(fā)明能夠?qū)崿F(xiàn)一個(gè)架構(gòu)實(shí)現(xiàn)多個(gè)不同數(shù)據(jù)接口功能，減少設(shè)計(jì)成本。
【附圖說(shuō)明】
[0015]圖1為本發(fā)明多數(shù)據(jù)接口兼容的芯片架構(gòu)的示意圖；
[0016]圖2為芯片工作16個(gè)數(shù)據(jù)接口模式下的示意圖；
[0017]圖3為芯片工作在32個(gè)數(shù)據(jù)接口模式下的示意圖。
[0018]其中附圖標(biāo)記為:1_第一存儲(chǔ)讀寫數(shù)據(jù)總線，2-左接口讀寫數(shù)據(jù)總線，3-第二存儲(chǔ)讀寫數(shù)據(jù)總線，4-右接口讀寫數(shù)據(jù)總線。
【具體實(shí)施方式】
[0019]如圖1所示，多數(shù)據(jù)接口兼容的芯片架構(gòu)，包括第一存儲(chǔ)單元、第二存儲(chǔ)單元、多個(gè)數(shù)據(jù)接口 DQ、控制模塊、第一存儲(chǔ)讀寫數(shù)據(jù)總線、第二存儲(chǔ)讀寫數(shù)據(jù)總線、左接口讀寫數(shù)據(jù)總線、右接口讀寫數(shù)據(jù)總線、第一開(kāi)關(guān)TBFF以及第二開(kāi)關(guān)TBFF ;第一存儲(chǔ)單元包括多個(gè)至少一個(gè)第一存儲(chǔ)基礎(chǔ)單元，第二存儲(chǔ)單元包括至少一個(gè)第二存儲(chǔ)基礎(chǔ)單元，多個(gè)數(shù)據(jù)接口 DQ為偶數(shù)個(gè)，位于第一存儲(chǔ)單元之間第二存儲(chǔ)單元，多個(gè)數(shù)據(jù)接口 DQ被控制模塊平均分配左數(shù)據(jù)接口組和右數(shù)據(jù)接口，控制模塊通過(guò)左接口讀寫數(shù)據(jù)總線與左數(shù)據(jù)接口組中的數(shù)據(jù)接口 DQ連接，控制模塊通過(guò)右接口讀寫數(shù)據(jù)總線與右數(shù)據(jù)接口組中的數(shù)據(jù)接口 DQ連接，第一開(kāi)關(guān)TBFF設(shè)置在第一存儲(chǔ)讀寫數(shù)據(jù)總線上，將第一存儲(chǔ)讀寫數(shù)據(jù)總線分成左右兩部分；第二開(kāi)關(guān)TBFF設(shè)置在第二存儲(chǔ)讀寫數(shù)據(jù)總線上，將第二存儲(chǔ)讀寫數(shù)據(jù)總線分成左右兩部分；在第一開(kāi)關(guān)TBFF和第二開(kāi)關(guān)TBFF均打開(kāi)時(shí)，控制模塊控制左數(shù)據(jù)接口組或右數(shù)據(jù)接口中的數(shù)據(jù)接口無(wú)效；在第一開(kāi)關(guān)TBFF和第二開(kāi)關(guān)TBFF均關(guān)閉時(shí)，控制模塊控制左數(shù)據(jù)接口組和右數(shù)據(jù)接口中的所有數(shù)據(jù)接口有效。
[0020]實(shí)施例1:如圖2所示，芯片工作在16個(gè)數(shù)據(jù)接口模式下:
[0021]1、第一開(kāi)關(guān)、第二開(kāi)關(guān)TBFF使能(即打開(kāi))第一存儲(chǔ)讀寫數(shù)據(jù)總線的左右兩側(cè)連接在一起，第二存儲(chǔ)讀寫數(shù)據(jù)總線的左右兩側(cè)連接在一起；
[0022]2、控制模塊控制右數(shù)據(jù)接口組中的16個(gè)數(shù)據(jù)接口 DQ無(wú)效；
[0023]3、通過(guò)第一存儲(chǔ)讀寫數(shù)據(jù)總線和第二存儲(chǔ)讀寫數(shù)據(jù)總線每次讀寫操作上下兩個(gè)存儲(chǔ)基礎(chǔ)單元array同時(shí)工作，各自對(duì)應(yīng)8個(gè)DQ。
[0024]實(shí)施例2:
[0025]如圖3所示，當(dāng)芯片工作在32個(gè)數(shù)據(jù)接口模式下:
[0026]1、第一開(kāi)關(guān)、第二開(kāi)關(guān)TBFF關(guān)閉，第一存儲(chǔ)讀寫數(shù)據(jù)總線的左右兩側(cè)以及第二存儲(chǔ)讀寫數(shù)據(jù)總線的左右兩側(cè)斷開(kāi)；
[0027]2、控制模塊控制左數(shù)據(jù)接口和右數(shù)據(jù)接口組中的32個(gè)數(shù)據(jù)接口 DQ同時(shí)工作；
[0028]3、通過(guò)第一存儲(chǔ)讀寫數(shù)據(jù)總線和第二存儲(chǔ)讀寫數(shù)據(jù)總線一次讀寫操作上下左右各一個(gè)存儲(chǔ)基礎(chǔ)單元array工作，各自對(duì)應(yīng)8個(gè)DQ。
【主權(quán)項(xiàng)】
1.多數(shù)據(jù)接口兼容的芯片架構(gòu)，其特征在于:包括第一存儲(chǔ)單元、第二存儲(chǔ)單元、多個(gè)數(shù)據(jù)接口 DQ、控制模塊、第一存儲(chǔ)讀寫數(shù)據(jù)總線、第二存儲(chǔ)讀寫數(shù)據(jù)總線、左接口讀寫數(shù)據(jù)總線、右接口讀寫數(shù)據(jù)總線、第一開(kāi)關(guān)TBFF以及第二開(kāi)關(guān)TBFF ； 所述第一存儲(chǔ)單元包括多個(gè)至少一個(gè)第一存儲(chǔ)基礎(chǔ)單元，所述第二存儲(chǔ)單元包括至少一個(gè)第二存儲(chǔ)基礎(chǔ)單元， 所述多個(gè)數(shù)據(jù)接口 DQ為偶數(shù)個(gè)，位于第一存儲(chǔ)單元之間第二存儲(chǔ)單元，所述多個(gè)數(shù)據(jù)接口 DQ被控制模塊平均分配左數(shù)據(jù)接口組和右數(shù)據(jù)接口， 所述控制模塊通過(guò)左接口讀寫數(shù)據(jù)總線與左數(shù)據(jù)接口組中的數(shù)據(jù)接口 DQ連接，所述控制模塊通過(guò)右接口讀寫數(shù)據(jù)總線與右數(shù)據(jù)接口組中的數(shù)據(jù)接口 DQ連接， 所述第一開(kāi)關(guān)TBFF設(shè)置在第一存儲(chǔ)讀寫數(shù)據(jù)總線上，所述第二開(kāi)關(guān)TBFF設(shè)置在第二存儲(chǔ)讀寫數(shù)據(jù)總線上， 在第一開(kāi)關(guān)TBFF和第二開(kāi)關(guān)TBFF均打開(kāi)時(shí)，控制模塊控制左數(shù)據(jù)接口組或右數(shù)據(jù)接口中的數(shù)據(jù)接口無(wú)效；在第一開(kāi)關(guān)TBFF和第二開(kāi)關(guān)TBFF均關(guān)閉時(shí)，控制模塊控制左數(shù)據(jù)接口組和右數(shù)據(jù)接口中的所有數(shù)據(jù)接口有效。
2.根據(jù)權(quán)利要求1所述的多數(shù)據(jù)接口兼容的芯片架構(gòu)，其特征在于:所述多個(gè)數(shù)據(jù)接口 DQ為16個(gè)或32個(gè)。
3.根據(jù)權(quán)利要求1或2所述的多數(shù)據(jù)接口兼容的芯片架構(gòu)，其特征在于:所述第一存儲(chǔ)單元包括8個(gè)第一存儲(chǔ)基礎(chǔ)單元，所述第二存儲(chǔ)單元包括8個(gè)第二存儲(chǔ)基礎(chǔ)單元。
【專利摘要】本發(fā)明涉半導(dǎo)體存儲(chǔ)器設(shè)計(jì)領(lǐng)域，具體涉及多數(shù)據(jù)接口合并芯片架構(gòu)。本發(fā)明提供一種多數(shù)據(jù)接口兼容的芯片架構(gòu)，解決了現(xiàn)有的針對(duì)不同的數(shù)量要求的數(shù)據(jù)接口需要分別提供不同的芯片設(shè)計(jì)的技術(shù)問(wèn)題。本發(fā)明能夠?qū)崿F(xiàn)一個(gè)架構(gòu)實(shí)現(xiàn)多個(gè)不同數(shù)據(jù)接口功能，減少設(shè)計(jì)成本。
【IPC分類】G06F13-16
【公開(kāi)號(hào)】CN104657296
【申請(qǐng)?zhí)枴緾N201510052102
【發(fā)明人】亞歷山大
【申請(qǐng)人】西安華芯半導(dǎo)體有限公司
【公開(kāi)日】2015年5月27日
【申請(qǐng)日】2015年1月30日