一種數(shù)據(jù)高速傳輸方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及通信領(lǐng)域一種數(shù)據(jù)高速傳輸方法。
【背景技術(shù)】
[0002]在通信領(lǐng)域，高速處理器、多媒體等技術(shù)的發(fā)展，通信要求的不斷提高，對信號的帶寬要求越來越大，對數(shù)據(jù)的實時性要求也越來越高，因而對數(shù)據(jù)傳輸速率的要求也逐步提高。同時隨著處理器向多核結(jié)構(gòu)發(fā)展，多核處理器外部的高速傳輸通信也成為處理器進(jìn)一步發(fā)展需要解決的問題。
[0003]目前的很多研究都著重于多處理器之間的接口研究，如采用PCI前端總線、LVDS接口標(biāo)準(zhǔn)、VME總線等等。這些方法在提高通信速度方面提高了通信速度，但均需要特別的硬件支持。而不采用特殊總線的現(xiàn)有技術(shù)一般為單通道傳輸，無法滿足信號帶寬和信號通道數(shù)大幅度增加以及大數(shù)據(jù)量的傳輸問題，為提高數(shù)據(jù)通信率，本發(fā)明與現(xiàn)有技術(shù)相比可實現(xiàn)多通道高速數(shù)據(jù)傳輸，且不限定各個通道的物理走線長度，同時不需要特殊的硬件支持，并可以根據(jù)帶寬動態(tài)調(diào)整和擴(kuò)充。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于，提供一種數(shù)據(jù)高速傳輸方法，以提高數(shù)據(jù)傳輸速率。
[0005]本發(fā)明的技術(shù)方案是這樣實現(xiàn)的:
[0006]一種數(shù)據(jù)高速傳輸方法，實現(xiàn)步驟為:
[0007](I)在發(fā)送端對高速數(shù)據(jù)進(jìn)行拆分、編碼、并串轉(zhuǎn)換后傳輸給多路串行通道；
[0008](2)在接收端對多路串行通道的數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換、解碼、緩沖/同步以及數(shù)據(jù)合并，然后還原發(fā)送的高速數(shù)據(jù)。
[0009]步驟(I)中的拆分處理流程進(jìn)行等速拆分，且發(fā)送高速數(shù)據(jù)的長度需為串行通道的整數(shù)倍。編碼處理流程為8B/10B編碼。
[0010]步驟(2)中解碼處理流程為8B/10B解碼。緩沖/同步處理流程采用和串行通道數(shù)相同的雙時鐘FIFO作為緩沖/同步設(shè)備；雙時鐘FIFO寫入端的數(shù)據(jù)來自各個串行通道的解碼數(shù)據(jù)，寫入端的時鐘為串并轉(zhuǎn)換從串行通道恢復(fù)出來的時鐘WR_Clk，其頻率相同；雙時鐘FIFO的讀出端采用相同的讀時鐘RD_Clk，其頻率與寫入時鐘頻率一致；讀使能RD_Ena信號是所有雙時鐘FIFO空狀態(tài)的或非門輸出，，當(dāng)所有FIFO均為非空時，讀使能有效，從雙時鐘FIFO讀取數(shù)據(jù)，當(dāng)FIFO為空時，讀使能無效，停止FIFO讀取操作，這樣讀取的數(shù)據(jù)就為發(fā)送端的數(shù)據(jù)；FIFO深度需大于各通道傳輸信息延遲差，以保證數(shù)據(jù)傳輸?shù)耐讲⑶覂纱螖?shù)據(jù)發(fā)送間隔需大于各通道傳輸信息延遲差。從各個雙時鐘讀取的數(shù)據(jù)經(jīng)過合并就可以還原出發(fā)送的數(shù)據(jù)。
【附圖說明】
[0011]圖1是發(fā)送端數(shù)據(jù)處理流程圖；
[0012]圖2是接收端數(shù)據(jù)處理流程圖；
[0013]圖3是圖2接收端數(shù)據(jù)處理流程中數(shù)據(jù)緩沖同步過程圖。
【具體實施方式】
[0014]本發(fā)明的一個優(yōu)選實施例結(jié)合【附圖說明】如下:
[0015]本實施例實現(xiàn)了數(shù)據(jù)發(fā)送端和接收端之間的多通道數(shù)據(jù)高速傳輸。
[0016]圖1是發(fā)送端數(shù)據(jù)處理流程圖。由圖1可見，發(fā)送端需要對高速數(shù)據(jù)進(jìn)行一系列處理，依次為拆分、編碼、并串轉(zhuǎn)換，然后把處理后的數(shù)據(jù)傳輸給多路串行通道。其中拆分處理流程進(jìn)行的是等速拆分，把數(shù)據(jù)分成若干個傳輸速率相同的傳輸通道，并且發(fā)送的高速數(shù)據(jù)的長度需為傳輸通道的整數(shù)倍。編碼流程進(jìn)行的是8B/10B編碼，實現(xiàn)差分信號時鐘提取及數(shù)據(jù)傳輸糾錯。
[0017]圖2是接收端數(shù)據(jù)處理流程圖。由圖2可見，在接收端對多路串行通道的數(shù)據(jù)進(jìn)行一系列處理，依次為串并轉(zhuǎn)換、解碼、緩沖/同步以及數(shù)據(jù)合并，然后還原發(fā)送的高速數(shù)據(jù)。其中解碼處理流程為8B/10B解碼。
[0018]圖3是圖2接收端數(shù)據(jù)處理流程中數(shù)據(jù)緩沖同步過程圖。緩沖/同步處理流程采用和串行通道數(shù)相同的雙時鐘FIFO作為緩沖/同步設(shè)備；雙時鐘FIFO寫入端的數(shù)據(jù)來自各個串行通道的解碼數(shù)據(jù)，寫入端的時鐘為串并轉(zhuǎn)換從串行通道恢復(fù)出來的時鐘WR_Clkl、WR_Clk2……WR_ClkN，各個寫時鐘的頻率一致。雙時鐘FIFO的讀出端采用相同的讀時鐘
RD_Clk，其頻率與寫入時鐘頻率一致。判斷各個FIFO是否為空的信號Empl、Emp2........EmpN可以從FIFO直接獲得，如圖3所示，這些信號通過或非門后獲得讀使能RD_Ena信號。當(dāng)所有FIFO均為非空時，讀使能有效，從雙時鐘FIFO讀取數(shù)據(jù)；當(dāng)任何一個FIFO為空時，讀使能無效，停止FIFO讀取操作。在實際傳輸中存在多路串行傳輸通道傳輸距離有差別的情況，上述方法即使此情況下也能實現(xiàn)傳輸?shù)耐?，但是FIFO深度需大于各通道傳輸信息延遲差，同時兩次數(shù)據(jù)發(fā)送間隔也需大于各通道傳輸信息延遲差。經(jīng)過上述過程處理的數(shù)據(jù)經(jīng)過數(shù)據(jù)合并即可在接收端還原出發(fā)送端的數(shù)據(jù)。
[0019]以上所述為本發(fā)明的較佳實施方式，并不用于限制本實施例，凡在本發(fā)明精神和原則之內(nèi)所做的任何修改、等同替換和改進(jìn)等，均含于本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項】
1.一種數(shù)據(jù)高速傳輸方法，其特征在于實現(xiàn)步驟為: 1)在發(fā)送端對高速數(shù)據(jù)進(jìn)行拆分、編碼、并串轉(zhuǎn)換后傳輸給多路串行通道； 2)在接收端對多路串行通道的數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換、解碼、緩沖/同步以及數(shù)據(jù)合并，然后還原發(fā)送的高速數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)高速傳輸方法，其特征在于所述步驟(I)中的拆分處理流程:進(jìn)行等速拆分，且發(fā)送高速數(shù)據(jù)的長度需為串行通道的整數(shù)倍。
【專利摘要】本發(fā)明提供一種數(shù)據(jù)高速傳輸方法，該方法通過在發(fā)送端把高速數(shù)據(jù)進(jìn)行拆分、編碼、并串轉(zhuǎn)換傳輸給多路串行通道；在接收端對多路串行通道的數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換、解碼、緩沖/同步以及數(shù)據(jù)合并后還原成發(fā)送的高速數(shù)據(jù)；通過并串和串并轉(zhuǎn)換提高了數(shù)據(jù)的傳輸速率。
【IPC分類】G06F13-40
【公開號】CN104572551
【申請?zhí)枴緾N201310520685
【發(fā)明人】不公告發(fā)明人
【申請人】西安群豐電子信息科技有限公司
【公開日】2015年4月29日
【申請日】2013年10月27日