一種用于變系數(shù)乘法器的并行偽csd編碼器的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別涉及一種用于變系數(shù)乘法器的并行偽CSD編 碼器。
【背景技術(shù)】
[0002] 變系數(shù)乘法器是數(shù)字集成電路中一種非常重要的基本單元。在數(shù)字系統(tǒng)設(shè)計中， 乘法器的參數(shù)很大程度上影響著整個數(shù)字系統(tǒng)的參數(shù)性能。在二進(jìn)制乘法中，系數(shù)的每一 位非零位會產(chǎn)生一個部分積，再將所有的部分積用加法器進(jìn)行累加，從而得到最終的結(jié)果。 一般來說，乘法器都會采用編碼器對系數(shù)進(jìn)行編碼，從而減少系數(shù)中非零位的數(shù)量來減少 部分積的產(chǎn)生，進(jìn)而減少加法器的數(shù)量，達(dá)到減小功耗和面積、提升乘法器的速度的目的。 其中CSD (Canonical Signed Digit)編碼器作為一種冗余帶符號數(shù)算法應(yīng)用于變系數(shù)乘法 中的重要編碼方式，其特點在于將乘法系數(shù)中非零位的數(shù)量減少到最小，并且滿足任何兩 個非零數(shù)不相鄰，從而減少由非零位運算帶來的部分積數(shù)量，進(jìn)而減少乘法運算中所需的 加法器數(shù)量，簡化了整個乘法運算。CSD編碼器接收來自外部的二進(jìn)制系數(shù)輸入，經(jīng)過編碼 后成為CSD編碼，再輸出到變系數(shù)乘法器的系數(shù)輸入端，如圖1所示。
[0003] 作為變系數(shù)乘法器的前置結(jié)構(gòu)，CSD編碼器的延遲時間是其關(guān)鍵指標(biāo)，它主要用來 反映完成二進(jìn)制數(shù)到CSD編碼的轉(zhuǎn)換速度，直接反映CSD編碼器的數(shù)據(jù)吞吐能力，進(jìn)而反映 了乘法器的工作速度和數(shù)據(jù)吞吐能力。因此，在追求高速高性能的算術(shù)邏輯電路中，編碼速 度占據(jù)重要的作用。
[0004] 傳統(tǒng)的CSD編碼器的基本結(jié)構(gòu)如圖2所示，每一位編碼結(jié)構(gòu)由同或門XN0R、或非 門N0R、與門AND構(gòu)成；其中第i位的同或門XN0R的輸入為二進(jìn)制數(shù)第i位h與第i-1位 bn，輸出Xi作為或非門NOR的輸入，或非門NOR的另一個輸入來自前級的進(jìn)位邏輯p i，輸出 叫作為與門AND的輸入，同時也作為CSD編碼的幅值位d ^和進(jìn)位邏輯p i+1，與門AND的另 一個輸入來自當(dāng)前位的高一位bi+1，輸出作為CSD編碼的符號位d i;s。
[0005] 傳統(tǒng)的CSD編碼器的運算邏輯如下：
【主權(quán)項】
1. 一種用于變系數(shù)乘法器的并行偽CSD編碼器，包括運算邏輯電路和輸出邏輯電路； 所述運算邏輯電路的輸入端接外部輸入數(shù)據(jù)，其輸出端接運算邏輯電路的第一輸入端；所 述輸出邏輯電路的第二輸入端接外部輸入數(shù)據(jù)，其輸出端接后級乘法器的系數(shù)輸入端； 所述運算邏輯電路用于接收固定字長的外部數(shù)據(jù)，所述外部數(shù)據(jù)為二進(jìn)制數(shù)據(jù)，分別 根據(jù)二進(jìn)制數(shù)據(jù)的每一位及該位數(shù)據(jù)的前一位和后一位，通過并行運算得到共享數(shù)據(jù)，將 共享數(shù)據(jù)輸入到輸出邏輯電路； 所述輸出邏輯電路接收共享數(shù)據(jù)和外部數(shù)據(jù)，分別根據(jù)共享數(shù)據(jù)的每一位W及該位數(shù) 據(jù)的前一位和后一位，通過并行運算得到偽CSD編碼的符號位；同時分別根據(jù)外部數(shù)據(jù)的 每一位和該位數(shù)據(jù)的前一位，W及共享數(shù)據(jù)的每一位和該位數(shù)據(jù)的后=位，通過并行運算 得到偽CSD編碼的幅值位； 所述運算邏輯電路由第一與非口 NAND1、第二與非口 NAND2、第S與非口 NAND3、第四與 非口 NAND4、第五與非口 NAND5、第六與非口 NAND6、第一反相器INV1和第二反相器INV2構(gòu) 成； 設(shè)外部輸入的二進(jìn)制數(shù)據(jù)為6位，分別為第一位數(shù)bl、第二位數(shù)b2、第=位數(shù)b3、第四 位數(shù)b4、第五位數(shù)b5和第六位數(shù)b6 ;則第一與非口 NAND1的一個輸入端接第一位數(shù)bl，其 另一個輸入端接第二位數(shù)b2 ;第二與非口 NAND2的一個輸入端接第二位數(shù)b2,其另一個輸 入端接第=位數(shù)b3 ;第=與非口 NAND3的一個輸入端接第二位數(shù)b2,其另一個輸入端接第 一反相器INV1的輸出端；第一反相器INV1的輸入端接第S位數(shù)b3 ;第四與非口 NAND4的 一個輸入端接第S位數(shù)b3,其另一個輸入端接第二反相器INV2的輸出端；INV2的輸入端接 第四位數(shù)b4 ;第五與非口 NAND5的一個輸入端接第四位數(shù)b4,其另一個輸入端接第五位數(shù) b5 ;第六與非口的一個輸入端接第五位數(shù)b5,其另一個輸入端接第六位數(shù)b6 ; 所述輸出邏輯電路由或非口 NOR、第^;：與非口 NAND7、第八與非口 NAND8、第九與非口 NAND9、第十與非口 NAND10、第S反相器INV3、第四反相器INV4和第五反相器INV5構(gòu)成；其 中，或非口 NOR的一個輸入端接第一與非口 NAND1的輸出端，其另一個輸入端接第S與非口 NAND3的輸出端，其輸出端接第五反相器INV5的輸入端；第五反相器INV5的輸出端接第九 與非口 NAND9的一個輸入端；第九與非口 NAND9的另一個輸入端接第二與非口 NAND2的輸 出端，其輸出端為偽CSD編碼的符號位；第走與非口 NAND7的一個輸入端接第=位數(shù)b3,其 另一個輸入端接第四反相器INV4的輸出端，其輸出端接第八與非口 NAND8的一個輸入端； 第四反相器INV4的輸入端接第六與非口 NAND6的輸出端；第八與非口 NAND8的另一個輸入 端接第S反相器INV3的輸出端；第S反相器INV3的輸入端接第四與非口 NAND4的輸出端， 其輸出端接第十與非口 NAND10的一個輸入端；第十與非口 NAND10的另一個輸入端接第= 位數(shù)b3和第五與非口 NAND5的輸出端，其輸出端為偽CSD編碼的幅值位。
【專利摘要】本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別涉及一種用于變系數(shù)乘法器的并行偽CSD編碼器。本發(fā)明的并行偽CSD編碼器，包括運算邏輯電路和輸出邏輯電路；所述運算邏輯電路的輸入端接外部輸入數(shù)據(jù)，其輸出端接運算邏輯電路的第一輸入端；所述輸出邏輯電路的第二輸入端接外部輸入數(shù)據(jù)，其輸出端接后級乘法器的系數(shù)輸入端。本發(fā)明的有益效果為，在保證偽CSD編碼后的碼制具有與傳統(tǒng)CSD編碼相同的非零位數(shù)量的同時，采用并行運算邏輯消除傳統(tǒng)CSD編碼過程中產(chǎn)生的進(jìn)位傳播邏輯，從而提高偽CSD編碼器的運算速度，使其與所需編碼的二進(jìn)制數(shù)位長無關(guān)，屬于一種固定延遲的編碼電路，極大的提高偽CSD編碼器的數(shù)據(jù)吞吐能力。本發(fā)明尤其適用于變系數(shù)乘法器的并行偽CSD編碼器。
【IPC分類】G06F7-53
【公開號】CN104536719
【申請?zhí)枴緾N201410820171
【發(fā)明人】賀雅娟, 張子驥, 李金朋, 劉俐宏, 甄少偉, 羅萍, 張波
【申請人】電子科技大學(xué)
【公開日】2015年4月22日
【申請日】2014年12月25日