專利名稱：處理器系統(tǒng)和測試處理器系統(tǒng)的方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于包括至少一個(gè)處理器和至少一個(gè)外部設(shè)備和至少一個(gè)通過第一內(nèi)部總線輸入/輸出連到所說處理器和通過第二內(nèi)部總線輸入/輸出連到所說外部設(shè)備的內(nèi)部總線的處理器系統(tǒng)。
這樣的處理器系統(tǒng)是公共的一般的知識，所說的處理器和所說的外部設(shè)備連到外部通訊的處理器系統(tǒng)輸入/輸出和通過所說總線連接以供內(nèi)部通訊。
這樣的處理器系統(tǒng)是有缺點(diǎn)的，原因之一是例如對測試和/或糾錯(cuò)的方面，第一處理器系統(tǒng)的輸入/輸出必須連接到第二處理器系統(tǒng)的輸入/輸出以在兩個(gè)處理器系統(tǒng)具有相同的操作，那么第二處理器系統(tǒng)為這些測試目的必須被專門設(shè)計(jì)。
本發(fā)明的目標(biāo)之一是提供給在前敘部分定義的處理器系統(tǒng)以更好地適用于測試的目的。
依此，依本發(fā)明的處理器系統(tǒng)，其特征是，所說內(nèi)部總線具有外部總線輸入/輸出，用于使另一處理器連到所說處理器系統(tǒng)。
通過所說處理器系統(tǒng)的內(nèi)部總線使另一處理器系統(tǒng)耦連到該處理器系統(tǒng)，首先不再需要連接兩個(gè)系統(tǒng)的輸入/輸出，和其次(通過使用啟動(dòng)/去啟動(dòng)的可能性)另一處理器系統(tǒng)無需為測試目的特殊設(shè)計(jì)，它的大部分能和所說處理器系統(tǒng)相對應(yīng)。
本發(fā)明是基于這樣的觀點(diǎn)，內(nèi)部通訊和外部通訊并不需完全地相互分開，但可以(部分)一致。
本發(fā)明解決了這樣的問題，提供給一處理器系統(tǒng)的更適合于測試的目的。
依照本發(fā)明的處理器系統(tǒng)的第一實(shí)施例，其特征是，所說的處理器系統(tǒng)包括一塊板，最好的方式是所說處理器，所說外部設(shè)備和所說的內(nèi)部總線位于板上。
位于多個(gè)板上的(可能的嵌入方式)的處理器系統(tǒng)特別困難被測試和/或糾錯(cuò)，這是由于可能嵌入多系統(tǒng)增加了復(fù)雜性。
依照本發(fā)明的處理器系統(tǒng)的第二實(shí)施例的特征是，所說處理器系統(tǒng)包括具有，在處理器和/或外部設(shè)備和處理器系統(tǒng)輸入/輸出之間的邏輯門。
通過使用這些邏輯門，為處理器和外部設(shè)備和其它外部系統(tǒng)之間建立了緩沖器。
依照本發(fā)明的處理器系統(tǒng)的第三實(shí)施例其特征是，至少一個(gè)邏輯門包括接收控制信號的控制輸入。
通過控制邏輯門，所說處理器系統(tǒng)的分離的諸部分可以單獨(dú)地加以測試。
依照本發(fā)明的處理器系統(tǒng)的第四實(shí)施例的特征在于，所說另一處理系統(tǒng)包括另一處理器和至少另一外部設(shè)備和至少另一個(gè)有為測試目的連接所說外部總線輸入/輸出的另一外部總線輸入/輸出的內(nèi)部總線。
依照本發(fā)明的處理器系統(tǒng)的第五個(gè)實(shí)施例的特征在于，所說另一處理器系統(tǒng)包括另一個(gè)板，所說另一處理器和所說另一個(gè)外部設(shè)備和所說另一個(gè)內(nèi)部總線位于在所說另一個(gè)板上。
依照本發(fā)明的處理系統(tǒng)的第六個(gè)實(shí)施例其特征是，所說另一個(gè)處理器系統(tǒng)包括另一處理器和/或另一外部設(shè)備和另一處理器系統(tǒng)輸入/輸出之間的另一邏輯門。
依照本發(fā)明的處理器系統(tǒng)的第七個(gè)實(shí)施例其特征是，至少另一個(gè)邏輯門包括用于接收另一控制信號的另一控制輸入。
依照本發(fā)明的處理器系統(tǒng)的第八個(gè)實(shí)施例其特征是，兩個(gè)處理器系統(tǒng)至少基本上是一致的(其至完全是一致的)。
這就不需要僅為測試和/或糾錯(cuò)的目標(biāo)去設(shè)計(jì)任何附加的(可能嵌入的)處理系統(tǒng)，通過兩個(gè)一致的處理器系統(tǒng)的連接可以完成測試。
本發(fā)明進(jìn)而是關(guān)于包括至少一個(gè)處理器和至少一個(gè)外部設(shè)備和至少一個(gè)通過第一內(nèi)部總線輸入/輸出連接到所說的處理器和通過第二內(nèi)部總線輸入/輸出連接到所說外部設(shè)備的內(nèi)部總線的處理器測試系統(tǒng)的方法。
依照本發(fā)明的方法其特征是，所說內(nèi)部總線包括一外部總線輸入/輸出，所說方法包括通過所說外部總線輸入/輸出和通過所說另一處理器系統(tǒng)的另一外部總線輸入/輸出把另一處理器系統(tǒng)連到所說處理器系統(tǒng)。
所有的參考文獻(xiàn)包括進(jìn)一步引證的參考文獻(xiàn)和/或內(nèi)部所說的參考文獻(xiàn)均包括在該專利申請中。
參照附圖中公開的實(shí)施例詳細(xì)地闡述該發(fā)明。


圖1公開了依照本發(fā)明的和執(zhí)行本發(fā)明方法的處理器系統(tǒng)。
依照本發(fā)明的處理器系統(tǒng)1包括處理器2，第一外部設(shè)備3，第二外部設(shè)備4，第三外部設(shè)備5，第四外部設(shè)備6，第五外部設(shè)備7，它們通過內(nèi)部總線14連接，依照本發(fā)明它們配有外部總線輸入/輸出15。處理器2通過連接21連到邏輯門10和11，外部設(shè)備4通過連接22連到邏輯門10，外部設(shè)備6通過連接23到邏輯門11。處理器2通過連接24連到邏輯門13和通過連接25連到邏輯門12。所有的邏輯門10，11，12和13通過連接28連在一起，外部設(shè)備3通過連接26連到連接28，外部設(shè)備5通過連接27連到連接28。
依照本發(fā)明的另一個(gè)處理器系統(tǒng)41包括一處理器42，第一外部設(shè)備43，第二外部設(shè)備44，第三外部設(shè)備45，第四外部設(shè)備46和第五外部設(shè)備47，它們通過內(nèi)部總線54相連接，它們依照本發(fā)明還配有連接到外部總部輸入/輸出15的外部總線輸入/輸出55。處理器42通過連接61連到邏輯門50和51，外部設(shè)備44通過連接62連到邏輯門50，和外部設(shè)備46通過連接63連到邏輯門51。處理器42通過連接64連到邏輯門53和通過連接65連到邏輯門52。邏輯門50連到連接70，邏輯門51連到連接71，邏輯門52連到通過連接66連到外部設(shè)備43的連接68，邏輯門53連到通過連接67連到外部設(shè)備45的連接69。
連接28連到處理器30和仿真器31，它們通過連接32在一側(cè)相連和通過連接33在另一側(cè)相連。
每一個(gè)連接可以是單向的或雙向的或構(gòu)成總線(的一部分)。每一個(gè)邏輯門(象或，或非，與，與非等等)可以單向的或雙向的(例如兩個(gè)門是在反平行的位置)。外部設(shè)備例如包括脈沖串模式控制器(BMC)或通用異步接收機(jī)發(fā)送器(UART)或類似RAM的存儲(chǔ)器，或數(shù)字信號處理器(DSP)，每個(gè)處理器系統(tǒng)(ASIC)例如是所謂的板，處理器系統(tǒng)1是糾錯(cuò)板和處理器系統(tǒng)41是目標(biāo)板。
按照現(xiàn)有技術(shù)，每一個(gè)內(nèi)部總線14，54僅僅包括連接到處理器2，42和到外部設(shè)備3-7，43-47的內(nèi)部輸入/輸出，和并不包括所說的外部輸入/輸出15，55。這樣，為了能夠測試第一處理器系統(tǒng)，第二處理器系統(tǒng)為測試目的必需專門地加以設(shè)計(jì)，兩系統(tǒng)的輸入和輸出需要被連接。由于這些處理器系統(tǒng)(ASIC)逐漸變得更復(fù)雜，所有這些均是不利的。
依照本發(fā)明，兩個(gè)處理器系統(tǒng)包括配有所述外部輸入/輸出15，55的內(nèi)部總線14，54。由于這些結(jié)構(gòu)，第二處理器系統(tǒng)實(shí)質(zhì)上能做得和第一處理器系統(tǒng)一樣，和不再需要連接所有的輸入和輸出兩個(gè)處理器系統(tǒng)通過連接的內(nèi)部總線14，54進(jìn)行通訊，以此例如使外部設(shè)備3-7去啟動(dòng)和啟動(dòng)外部設(shè)備43-47而使處理器2啟動(dòng)和使處理器42去啟動(dòng)。處理器2，42和/或外部設(shè)備3-7，43-47的啟動(dòng)/去啟動(dòng)可以通過在圖中沒有示出的處理器輸入和/或外部設(shè)備輸入直接完成，或通過邏輯門10-13，50-53間接完成。這些邏輯門10-13，50-53通過在圖中示出的連接或通過在圖中沒有示出的進(jìn)一步連接的一個(gè)或多個(gè)控制信號流由例如處理器2，42直接控制，或通過為接收這樣控制信號的在圖中沒有示出的門輸入間接地加以控制。
權(quán)利要求
1.處理器系統(tǒng)包括至少一個(gè)處理器和至少一個(gè)外部設(shè)備和至少一個(gè)通過第一內(nèi)部總線輸入/輸出連到所說處理器和通過第二內(nèi)部總線輸入/輸出連到所說外部設(shè)備的內(nèi)部總線，其特征是，所說的內(nèi)部總線具有用于將另一個(gè)處理器系統(tǒng)連接到所說處理器系統(tǒng)的外部總線輸入/輸出。
2.權(quán)利要求1的處理器系統(tǒng)，其特征是，所說處理器系統(tǒng)包括一個(gè)板，所說處理器和所說外部設(shè)備和所說內(nèi)部總線位于該板上。
3.權(quán)利要求1或2的處理器系統(tǒng)，其特征是，所說處理器系統(tǒng)包括位于處理器和/或外部設(shè)備和處理器系統(tǒng)輸入/輸出之間的邏輯門。
4.權(quán)利要求3的處理器系統(tǒng)，其特征是，至少一個(gè)邏輯門包括接收控制信號的控制輸入。
5.權(quán)利要求1，2，3或4的處理器系統(tǒng)，其特征是，所說的另一處理器系統(tǒng)包括另一處理器和至少另一外部設(shè)備和至少另一個(gè)包括另一連到所說的外部總線輸入/輸出以用于測試目的外部總線輸入/輸出的內(nèi)部總線。
6.權(quán)利要求5的處理器系統(tǒng)，其特征是，所說另一處理器系統(tǒng)包括另一個(gè)板，所說另一處理器和所說另一外部設(shè)備和所說另一內(nèi)部總線位于所說另一個(gè)板上。
7.權(quán)利要求5或6的處理器系統(tǒng)，其特征是，所說另一處理器系統(tǒng)包括另一處理器和/或另一外部設(shè)備和另一處理器系統(tǒng)輸入/輸出之間的邏輯門。
8.權(quán)利要求7的處理器系統(tǒng)，其特征是，至少另一邏輯門包括接收另一控制信號的另一控制輸入。
9.權(quán)利要求1至8中任何一項(xiàng)的處理器系統(tǒng)，其特征是，兩個(gè)處理器系統(tǒng)至少基本上是一樣的。
10.包括至少一個(gè)處理器和至少一個(gè)外部設(shè)備和至少一個(gè)通過第一內(nèi)部總線輸入/輸出連接到所說的處理器和通過第二內(nèi)部總線輸入/輸出連到所說外部設(shè)備的內(nèi)部總線的處理器系統(tǒng)的測試方法，其特征是，所說內(nèi)部總線包括一個(gè)外部總線輸入/輸出，所說方法包括通過外部總線輸入/輸出和通過所說另一處理器系統(tǒng)的另一外部總線輸入/輸出把另一個(gè)處理器系統(tǒng)連到所說處理器系統(tǒng)的步驟。
全文摘要
通過給包括處理器和外部設(shè)備的內(nèi)部總線配置外部總線輸入/輸出,兩個(gè)基本一樣的處理器系統(tǒng)能通過它們的內(nèi)部總線連在一起以用于測試或糾錯(cuò)的目的,這首先允許復(fù)雜的處理器系統(tǒng)的測試和糾錯(cuò),這是因?yàn)閮上到y(tǒng)的所有輸入/輸出不再需要連接,其次防止了僅用于測試和/或糾錯(cuò)的目的而需要專門地設(shè)計(jì)附加的處理器系統(tǒng)。
文檔編號G06F11/273GK1245923SQ9910769
公開日2000年3月1日 申請日期1999年5月10日 優(yōu)先權(quán)日1998年5月11日
發(fā)明者瑟里·普里切 申請人:阿爾卡塔爾公司