專利名稱：帶有可編程序基準(zhǔn)的高速比較器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于比較數(shù)字?jǐn)?shù)值的裝置和方法，尤其是與集成電路、模塊和系統(tǒng)有關(guān)的裝置和方法。
在電子技術(shù)中，常常需要比較各種數(shù)字，以確定這些數(shù)字是否等于、小于或大于一個預(yù)定的數(shù)值。在某些情況下，動態(tài)的或變動的數(shù)值要與一個固定的即可編程序但以后不再變動的數(shù)值(下文稱為“基準(zhǔn)”值)相比較。動態(tài)數(shù)值可以是例如說出現(xiàn)在總線上或寄存器中的數(shù)字信號，可以表示地址、數(shù)據(jù)、指令或任何其他信息?；鶞?zhǔn)值可以是任何型式的數(shù)值，例如說定義邊界、門限的數(shù)值或者感興趣的特定數(shù)值。
在這一技術(shù)中已經(jīng)知道許多不同的比較器電路被用于執(zhí)行這種功能?，F(xiàn)有技術(shù)比較器的一個困難是由于對任何大寬度的總線或寄存器一般要求好幾層或級的解碼邏輯電路，因而需要很多的時間進行比較。在需要快速確定例如說邊界條件的場合，這是一個很突出的缺點。因而，不斷需要有能夠比利用現(xiàn)有技術(shù)裝置更快達(dá)到進行數(shù)字字或數(shù)值比較的裝置和方法。最好使用較少的器件和電路面積獲得這一改進。


圖1是根據(jù)現(xiàn)有技術(shù)的比較器的簡化原理方框圖；圖2是根據(jù)本發(fā)明的比較器的簡化原理方框圖；圖3是根據(jù)本發(fā)明第一實施例說明可編程序連接元如何將固定的基準(zhǔn)值電接入圖2電路的線路布置簡化頂視圖；圖4-5類似于圖3不過是根據(jù)本發(fā)明的另一實施例的視圖；以及圖6是裝有圖2比較器的一個系統(tǒng)的簡化原理方框圖。
慣用符號[N0]用在本文中表示總線的寬度(N+1)或者總線上數(shù)字字的位數(shù)(N+1)。為了說明方便(但并沒有限制的意思)起見，現(xiàn)就4位數(shù)N＝3情形說明問題和解決辦法。但是，那些熟悉這一技術(shù)的人員根據(jù)本文的敘述將會明白N可以比3更大或更小。同樣為了說明的方便，假定各個數(shù)字或數(shù)位都是二進制的并且僅有兩個可能的數(shù)值例如0或1，但是熟悉這一技術(shù)的人員同樣會相信也可使用復(fù)雜的表示法。字“數(shù)值”、“數(shù)字”和“數(shù)位”，不管是單數(shù)還是復(fù)數(shù)，都表示包括二進制及其他表示法的任何數(shù)值N＞1.
圖1是現(xiàn)有技術(shù)的4位解碼器10的簡化方框圖，用于計算方程A＝(B＞C)？1∶0 (1)式中B為總線12上存在的一個動態(tài)的(變動的)數(shù)字值，C是總線14上的基準(zhǔn)值(B要與之相比較)。參數(shù)A取邏輯值1或0作為進行比較的結(jié)果，例如如果B＞C為真，則A＝1，如果B＞C不真，則A＝0。正如本文所用的一樣“總線”一詞用來指任何數(shù)字源。
在解碼器10中，載有動態(tài)數(shù)值B〔30〕的總線12和載有基準(zhǔn)數(shù)值C〔30〕的總線14通過連接線13，15例如13.1-13.4和15.1-15.4耦連到邏輯級16的邏輯電路16.1-16.4。邏輯級16通過連接線17例如17.11-17.42耦連到邏輯級18的邏輯電路18.1-18.2。邏輯電路18.1-18.2通過連接線19例如19.11-19.22耦連到邏輯級20的邏輯電路20.1。
在圖1-2的例子中，為了說明方便起見(沒有限制的意思)，假定總線12，14具有四條線，每條線分別載有4位數(shù)字字B〔30〕、C〔30〕的一位。為了簡化說明，假定數(shù)字字C具有數(shù)值1001，即C〔3〕＝1，C〔2〕＝0，C〔1〕＝0和C〔0〕＝1。但是也可以選用任何其他數(shù)值。由于數(shù)字字B，C僅有四位，由邏輯級16，18，20組成的三級解碼器已足以計算方程(1)。邏輯級16包括恒等邏輯電路16.1，16.2，16.3，16.4，每一恒等邏輯電路都具有兩個輸入端BI，CI分別耦連到總線12和14的各條線上。于是，總線的B〔3〕線耦連到電路16.1的輸入端BI，總線的B〔2〕線到電路16.2的輸入端BI，總線的B〔1〕線到電路16.3的輸入端BI，以及總線的B〔0〕線到電路16.4的輸入端BI。同樣地，總線的C〔3〕線耦連到電路16.1的輸入端CI，總線的C〔2〕線耦連到電路16.2的輸入端CI，總線的C〔1〕線耦連到電路16.3的輸入端CI，以及總線的C〔0〕線耦連到電路16.4的輸入端CI。在所給的例子中，C具有值1001。
恒等邏輯電路16.1-16.4各有輸出端G，P，對邏輯表示式(2)和(3)計算的結(jié)果就出現(xiàn)在這些輸出端，即G＝B&C(2)P＝B|C(3)式中C等于C加“杠”，即數(shù)值被倒相(若C＝1001，則C＝0110)。符號“&”表示邏輯“與”運算，以及符號“|”表示邏輯“或”運算。
恒等電路18.1-18.2各有四個輸入端GH，PH，GL，PL分別耦連到邏輯電路16.1-16.2和16.3-16.4的G，P輸出端，如圖1所示。電路18.1-18.2各有輸出端G0，P0分別耦連到電路20的GH，PH，GL，PL輸入端。邏輯電路18.1-18.2和20.1為同一型式的電路并計算表達(dá)式G0＝GH|PH&GL (4)P0＝PH&PL (5)式中后綴“H”和“L”分別表示HIGH(高)和LOw(低)。
對于C〔X〕＝0，得到G＝B和P＝1，并且對于C〔X〕＝1，得到G＝0和P＝B，其中X具有對應(yīng)于總線C〔30〕各條線的數(shù)值3，2，1，0。于是，假定C〔30〕＝1001，則電路16.1和16.4具有輸出G＝0和P＝B，并且電路16.2和16.3具有輸出G＝B和P＝1。邏輯級16的輸出在電路18.1-18.2中根據(jù)方程(4)，(5)組合并饋到恒等電路20.1。由電路20.1，對于B＞C得到G0＝1，否則為0，對于B＞/＝C，P0＝1，否則為0，其中符號“＞/＝”表示“大于或等于”。于是，由邏輯級20輸出的比較器真值表為對于G0，P0＝0，0有B＜C；對于G0，P0＝0，1有B＝C；對于G0，P0＝1，0，有B＞C，并且不可能有G0，P0＝1，0。
圖1的解碼器10工作得相當(dāng)好，但有一個缺點，它需要比希望更多層的邏輯電路和更多的有源器件。每個邏輯層或器件都在要在比較計算中引進延遲。當(dāng)必須很快比較時，通過多個邏輯級和器件的傳輸延遲可能會無法接受。于是減少涉及B和C比較中的傳輸延遲量有巨大的實際意義。更理想的是這樣來減少傳輸延遲，不同的C值可以很容易賦值并且不需要增加集成電路、模塊或系統(tǒng)中多大的表面積和費用負(fù)擔(dān)。特別有利的是比較器所占用的集成面積可以減少。
圖2是根據(jù)本發(fā)明的比較器30的簡化原理方框圖。為說明方便起見(沒有限制的意思)，也假定在圖2中總線12具有四條線B〔30〕各自可載數(shù)值1，0并且C具有一個常數(shù)值C＝1001。那些熟悉這一技術(shù)的人員根據(jù)本文的敘述將會相信總線B〔N0〕在適合于系統(tǒng)應(yīng)用的范圍〔N0〕內(nèi)可以有多于或少于N＝3條線，并且基準(zhǔn)值C〔M0〕一般可以有任何M＜/＝N的范圍以及在范圍〔M0〕內(nèi)的任何需要數(shù)值。
比較器30利用對于特定的用途基準(zhǔn)值C被固定因而可硬接入集成電路、模塊或組件的事實。提供一種特別簡單有效的裝置來設(shè)置基準(zhǔn)值，它完全可與典型的集成電路(或模塊)制造工藝兼容并且允許C具有任何需要的編程數(shù)值。
比較器電路30具有邏輯級18′，20′，邏輯級18′，20′包括電路18.1′-18.2′和20.1′，類似于圖1的邏輯級18，20電路18.1-18.2與20.1。每個邏輯電路18.1′-18.2′，20.1′具有四個輸入端GH，PH，GL，PL和兩個輸出端G0，P0。邏輯級18′，20′執(zhí)行與圖1的邏輯級18，20同樣的邏輯計算并且前面所述的真值表和方程式也適用于邏輯級18′，20′的輸出。邏輯級18′，20′及其相互連接總起來用解碼器35′表示。在示出對解碼器35的特定執(zhí)行程序的同時，任何能夠執(zhí)行所要求的邏輯方程，提供B和C值的所需相應(yīng)計算的比較裝置都是適用的。
置于載有動態(tài)值B的總線12和解碼器35′的邏輯級18′之間的是可編程序連接元32，即用于邏輯電路18.1′的連接元32.1和用于邏輯電路18.2′的連接元32.2?？删幊绦蜻B接元32.1-32.2由連接線13.1-13.4耦連到總線12并由包括連接線33.11-33.24的連接線33耦連到邏輯級18′。圖1的總線14對于比較器30不需要，這是因為基準(zhǔn)值C〔M0〕是以不同的方式在連接元件32內(nèi)提供的。連接元32的優(yōu)選結(jié)構(gòu)稍后再結(jié)合圖3-5進行說明。圖2中連接元32的圓圈45示意地表示引線13、33、34、36如何連接以完成基準(zhǔn)值C的輸入。引線34、36分別耦連到邏輯LOW(低)例如說邏輯電平“0”或參考電位或地電位(GND)和邏輯HIGH(高)例如說邏輯電平“1”或電源軌條(例如VCC)。
下面的討論基于例子C＝1001，但那些熟悉這一技術(shù)的人員根據(jù)本文提供的敘述，將會懂得如何使用任何需要的C〔M0〕值。
對于邏輯電路18.1′，輸入端GH耦連到邏輯0(例如地電位，縮寫為“GND”)，輸入端PH耦連到總線B〔3〕線，輸入端GL耦連到總線B〔2〕線并且輸入端PL耦連到邏輯電平1(例如VCC)。對于邏輯電路18.2′，輸入端GH耦連到總線B〔1〕線，輸入端PH耦連到邏輯電平1，輸入端GL耦連到邏輯電平0，并且輸入端PL耦連到總線B〔0〕線。借助這一安排，圖2的電路18′的輸入和用于上述例子(其中B〔3〕出現(xiàn)在總線12上和1001出現(xiàn)在總線14上)的圖1電路18的輸入一樣。圖1和2中的邏輯級18，20和18′，20′以同一方式工作。由比較器30執(zhí)行的真值表恒同于比較器10執(zhí)行的真值表，只是省去了邏輯層16。由于大大加快了比較過程和減少了比較器所需要的晶體管數(shù)量與電路面積，這樣做具有很大的實用意義。
圖3是集成電路42的一部份40的簡化頂視圖，說明一個固定的基準(zhǔn)值C〔30〕如何利用可編程序連接元32接入圖2的電路。圖4-5是與圖3相似的視圖，不過它們是根據(jù)本發(fā)明另外的實施例的視圖.圖3-4對應(yīng)于電耦連在總線12和邏輯電路18.1′之間的可編程序連接元32.1.圖5對應(yīng)于電耦連在總線12和邏輯電路18.2′之間的連接元32.2。
連接引線33，在圖2-4的例子中包括引線33.11，33.12，33.13，33.14，耦連到邏輯電路18.1′的輸入端GH，PH，GL，PL。穿過連接引線33的下面或上面并且一般與連接引線33絕緣的是電源、總線和地電位連接引線44，包括有引線44.1上的邏輯電平“1”例如VCC，引線44.2上的B〔3〕，引線44.3上的B〔2〕，引線44.4上的B〔1〕，引線44.5上的B〔0〕以及引線44.6上的邏輯電平“0”例如GND。在典型的集成電路或模塊布局中，引線33和44一般具有窄金屬或半導(dǎo)體條帶的形式，除了在某些可能進行互相連接的預(yù)定位置以外用絕緣層將條帶隔開。
示于引線33，34的交叉點的圓圈表示任何引線33和任何引線44之間能夠進行或除去導(dǎo)電互連47的位置46。空白圓圈表示無連接點461，黑圓圈表示需要耦連到總線的適當(dāng)線上(例如B〔3〕和B〔2〕)并將固定的基準(zhǔn)值C′＝Y(jié)Yyy提供給電路18.1′的連接點471，這里YY表示與C〔3〕和C〔2〕相關(guān)的二進制數(shù)值(例如0或1)并且yy表示邏輯電路18.1′內(nèi)不需要的數(shù)值。相應(yīng)的連接元32.2(示于圖5)耦連總線的B〔1〕和B〔0〕線并向邏輯電路18.2′提供對應(yīng)于C〔1〕和C〔0〕的數(shù)值C′＝y(tǒng)yYY。圖3-5說明電引線的一個物理布局并且互連點471在圖2的連接元32內(nèi)用虛線37和圓圈45表示。注意，對于C＝1001，在連接元32中作出的連接C′＝Y(jié)Yyy和C′＝y(tǒng)yYY對應(yīng)于C，這里C＝0110。這就為省去以另一種方法將C倒相的邏輯層16作出了補償。
熟悉這一技術(shù)的人員根據(jù)本文的敘述將會明白如何提供表示特定可編程序基準(zhǔn)值C〔M0〕和動態(tài)總線值B〔N0〕互相連接的任何需要的組合。自然，這一技術(shù)中的某些眾所周知的限制，例如防止電源短路、同一引線不能既連到VCC又連到GND，等等，應(yīng)該適用于引線33和44之間的安全互相連接。
圖4-5說明一種用于連接元32的更緊湊的優(yōu)選安排。圖4在更小的物理空間提供和圖3一樣的連接。在圖3-5中使用同樣的標(biāo)號表示同樣的元件并且使用帶撇的標(biāo)號(例如40′)表示圖4-5中在電學(xué)上和圖3中相應(yīng)元件等效的元件。
在圖4中，省略了總線的那些不需要連接到特定邏輯電路(在這一情形是連接到邏輯電路18.1′)的線。例如引線44′等效于引線44并且引線44.1′提供VCC(邏輯電平1)，引線44.2′耦連到總線引線B〔X+1〕(例如B〔3〕，引線44.3耦連到總線引線B〔X〕)(例如B〔2〕)以及引線44.6′提供GND(邏輯電平0)。對于連接元32.1有X＝2。在電學(xué)上，圖3和4的結(jié)果是一樣的。
圖5等效于圖4，但說明連接元32.2的一個優(yōu)選實施例，它將總線12耦連到邏輯電路18.2′并提供相應(yīng)于基準(zhǔn)值C的其余數(shù)位。連接位置471′對應(yīng)于在圖2的連接元32.2中以圓圈45和虛線37大致示出的連接。
用于建立圖3-5的引線33，44之間的互相連接471，471′的技術(shù)在這一領(lǐng)域是眾所周知的。在引線33，44是集成電路的一部份的情形，互連471，471′可以借助提供穿越覆蓋下層導(dǎo)體(或為33，或為44)的絕緣層的通路形成，使得當(dāng)加上上層導(dǎo)體(或為44，或為33)時，導(dǎo)電材料在位置471，471′處穿過通路延伸出來形成與下層導(dǎo)體的接觸，但不在位置461，461′處貫穿延伸。用于完成這一點的光學(xué)掩模技術(shù)在半導(dǎo)體領(lǐng)域是眾所周知的。另一種方法是，連接最初可以形成在所有的交叉位置47處，再通過蝕刻或其他手段在最初的引線制造以前或以后除去那些不需要的連接(例如在461，461′處)。
連接元32中互相連接的編程可以在最初的電路制造期間例如說通過上面所述的光學(xué)掩模和蝕刻進行?；ハ噙B接點471也可以在最初的電路制造之后通過使用“場可編程”器件來形成。在最初的制造之后導(dǎo)電率能夠改變的電氣元件在半導(dǎo)體技術(shù)中是大家都知道的，這里可用來提供連接元32里面的場可編程連接。不管是“開程序”還是“閉程序”型的連接元都可用于互連接47。對于“開程序”，互連接最初存在于所有可能的位置47處并借助大量已知技術(shù)的任何一種技術(shù)除去位置461的那些不需要的連接。與此相似，對于“閉程序”，在位置47一開始不存在任何互連接。僅在位置471處建立引線33，44之間的導(dǎo)電性。這可以使用大量已知技術(shù)的任何一種技術(shù)做到。電學(xué)或光學(xué)可變的導(dǎo)體或晶體管都是用于場可編程連接元的適當(dāng)互連器件。
圖6是裝有圖2比較器30的系統(tǒng)58的簡化原理方框圖。系統(tǒng)58包括具有控制器60的集成電路或模塊42，控制器60提供總線12上的動態(tài)值B〔N0〕，總線12通過引線13耦連到連接元32，連接元32還接收引線36，34上的可根據(jù)基值C〔0〕確定的邏輯HIGH(高)和邏輯LOW(低)信號。(為說明方便起見，假定邏輯HIGH(高)相當(dāng)于引線36上的VCC，LOW(低)相當(dāng)于引線34上的GND，但這并無本質(zhì)意義)。連接元32由引線33耦連到解碼器35，解碼器35執(zhí)行上述分析以后在輸出引線21上提供所需要的比較指示信號。輸出引線21方便地耦連到總線61，總線61則經(jīng)由總線65耦連到控制器60并經(jīng)由總線63耦連到外設(shè)62。外設(shè)62可通過另外的總線67耦連到控制器60(但這不是必須的)。圖6表示任何要求將動態(tài)值B〔N0〕和預(yù)定的常數(shù)值C〔M0〕相比較以達(dá)到要由控制器60或外設(shè)62、或者是任何其他內(nèi)部或外部子系統(tǒng)(未示出)執(zhí)行的結(jié)果的系統(tǒng)。
通過在比較器中省去整個邏輯層或邏輯級(例如邏輯級16)，本發(fā)明充分地加快了比較過程并減少了所需有源器件數(shù)量和電路面積。這在高速處理器系統(tǒng)例如說那些對現(xiàn)代計算機和通信系統(tǒng)感興趣的系統(tǒng)中具有很大的實用意義。
節(jié)省的器件數(shù)和面積可能是重要的。例如，對一個4位字，實現(xiàn)圖1的電路一般需要62只晶體管，而實現(xiàn)圖2的電路卻只需要30只晶體管，節(jié)省52％的晶體管數(shù)。對于一個8位字，相應(yīng)的晶體管數(shù)目為134和70，節(jié)省48％，而對于一個16位字，相應(yīng)的晶體管數(shù)為278和150，節(jié)省達(dá)46％。因而，存在著對執(zhí)行比較功能所需器件目的很可觀的節(jié)省。
考慮連接元32需要的面積(它大大小于被省去的邏輯級中的晶體管所需的面積)，比較器節(jié)省的純面積約為30-35％，隨字長而定。這種面積節(jié)省具有很大的實用意義，因為它減少了所占的半導(dǎo)體面積并降低了實現(xiàn)比較器的集成電路的成本。
在本發(fā)明為了說明方便起見通過特定的解碼器例子和特定的數(shù)字字長敘述之后，那些熟悉這一技術(shù)的人員將會相信本發(fā)明適合于使用基準(zhǔn)值(可在最初的制造期間固定或在制造后編程)實現(xiàn)解碼的其他裝置和方法。因而，其意圖是包括落在后面權(quán)利要求書范圍內(nèi)的種種變例和替代。
權(quán)利要求
1.一種電氣系統(tǒng)(58)，其中總線(12)上的動態(tài)值(B)和一個預(yù)定的基準(zhǔn)值(C)相比較，特征在于一個比較器(35)；與基準(zhǔn)值(C)的邏輯HIGH(高)和邏輯LOW(低)相關(guān)的電壓源(GND，VCC)；耦連到比較器(35)的第一引線(33)，耦連到總線(12)的第二引線(13)，以及耦連到電壓源的第三引線(34，36)；可編程連接(47)，用于耦連第一引線(33)、第二引線(13)以及第三引線(34，36)，使得向比較器(35)提供總線(12)上的動態(tài)值(B)和電壓源(GND，VCC)，從而根據(jù)總線(12)上的動態(tài)值(B)和基準(zhǔn)值(C)的相對大小得出信息。
2.權(quán)利要求1的系統(tǒng)(58)，其中可編程連接(47)至少包括一個用于形成和基準(zhǔn)值(C)邏輯相關(guān)的另一個值(C’)，所述另一個值(C’)與動態(tài)值(B)一起提供給比較器。
3.權(quán)利要求2的系統(tǒng)(58)，其中另一個值(C’)是基準(zhǔn)值(C)的邏輯倒相。
4.權(quán)利要求1的系統(tǒng)(58)，其中可編程連接(47)通過電耦連或解耦一些引線(33，44)作成。
5.權(quán)利要求1的系統(tǒng)(58)，其中可編程連接是場可編程的連接。
6.權(quán)利要求1的系統(tǒng)(58)，其中可編程連接(47)是在制造引線(33，44)期間作成的。
7.權(quán)利要求1的系統(tǒng)(58)，其中系統(tǒng)包括一個集成電路(42)，并且在集成電路(42)的電引線(33，44)的交叉點之間，有一個可編程連接(47)，否則絕緣隔開。
8.權(quán)利要求7的系統(tǒng)(58)，其中可編程連接(47)系在形成引線(33，44)期間提供。
9.權(quán)利要求2的系統(tǒng)(58)，其中至少一個連接元(32)包括順著第一方向走向的第一導(dǎo)體陣列(44)和順著第二方向走向的第二導(dǎo)體陣列(33)，所述第一和第二導(dǎo)體陣列除了在需要的連接位置(471)以外通常用一個絕緣層隔開。
10.權(quán)利要求2的系統(tǒng)(58)，其中可編程連接(47)系通過在連接元(32)內(nèi)從位置(461，471)增加或去掉導(dǎo)電通路做成。
全文摘要
一種將總線(12)上的動態(tài)值(B)和一個可編程但隨后固定的基準(zhǔn)值(C)快速比較的系統(tǒng)。系統(tǒng)包括耦連到比較裝置(35)的第一引線(33),耦連到總線(12)的第二引線(13)以及耦連到與固定的基準(zhǔn)值(C)相關(guān)的邏輯高和邏輯低的電壓源的第二引線(34,36)。引線(33,13,34,36)耦連成一個或一個以上的可編程連接元(32)。在引線(33,13,34,36)之間作成連接(471)或不連接(461)。
文檔編號G06F7/02GK1182236SQ9712247
公開日1998年5月20日 申請日期1997年11月11日 優(yōu)先權(quán)日1996年11月12日
發(fā)明者耶爾·奧巴赫, 艾坦·祖莫拉, 德羅爾·哈拉汗姆 申請人:摩托羅拉公司