專利名稱：實現(xiàn)鄰域圖象數(shù)據并行存取的方法及鄰域圖象幀存儲體的制作方法
技術領域：
本發(fā)明屬于廣義的數(shù)字圖象處理領域，特別涉及超高速圖象處理的方法。
在軍事上的目標跟蹤、在實時的在線圖象檢測以及在許多高速的圖象分析量測中，常常要求超高速的圖象處理，為達到超高速圖象處理的要求，長期以來，這一領域的研究人員把注意力主要集中在硬件處理器的研究上，而大多數(shù)的硬件處理器采用DSP芯片，用得較多的有美國TI公司的TMS320系列芯片以及英國INMOS公司的A100、A110芯片，為了提高處理速度，一方面傾力提高DSP芯片的性能，同時也采用多個DSP芯片并行處理，在結構上，也采用了一些諸如SYSTOLIC的處理結構，有的也采用多個CPU并行處理，如此種種，往往花費了昂貴的代價而收效甚微。究其原因，其癥結在圖象數(shù)據的組織上。因為圖象處理的許多算法都涉及圖象鄰域處理，有效及時地向高速的硬件處理器提供鄰域圖象數(shù)據，做到數(shù)據并行、處理并行，以致達到真正的并行圖象處理，這才是超高速圖象處理的關鍵所在。當前的數(shù)字圖象處理系統(tǒng)，其圖象幀存儲體的數(shù)據流基本有兩種形式隨機單點和順序單行的數(shù)據組織形式。視頻圖象按順序單行存入圖象幀存或按順序單行從圖象幀存依次讀出視頻圖象，為了實現(xiàn)實時的卷積處理，一些DSP芯片內置了SRAM存儲器(如A110芯片)并采用行延遲的方法以形成卷積處理所需要的圖象數(shù)據，這種方法局限性大、時序復雜且不能實現(xiàn)隨機鄰域圖象數(shù)據的存取。
本發(fā)明的目的是針對目前圖象幀存數(shù)據結構不靈活，滿足不了超高速圖象處理的多種需要的不足之處，提出了鄰域圖象幀存儲體的結構，從而實現(xiàn)了在鄰域圖象幀存儲體中鄰域圖象數(shù)據的并行存取，并極大地提高了圖象數(shù)據傳輸率。
本發(fā)明指的鄰域數(shù)據包括相鄰兩行或相鄰兩行以上的行順序鄰域數(shù)據(最少應包括相鄰兩行且相鄰列的兩點)和隨機地址的鄰域數(shù)據(最少應包括相鄰兩行且相鄰列的兩點)。
本發(fā)明提出一種行順序的M*N鄰域圖象數(shù)據存取的方法，其特征在于，包括以下步驟1).確定待處理的圖象鄰域尺寸為M*N，M為行，N為列，M≥2，N≥1。
2).用L/D(D≥1)個具有獨立地址線和數(shù)據線的存儲芯片構成一次并行存取L*1結構的鄰域圖象幀存儲體，實現(xiàn)一次存取操作并行存取M*1個鄰域數(shù)據，其中，L＝2b，b≥1，L滿足2b-1≤M≤L的條件。
3).存儲芯片的每一個地址所確定的存儲單元存放D個圖象象素(D≥1)，將圖象象素分別存入不同的存儲芯片，其存儲規(guī)律為圖象象素的行地址為L*I+K其中I＝0，1，2，3，…；K＝0，1，2，…(L-1)/D將行地址為L*I+K的圖象象素存入第K號存儲芯片。
4).在圖象數(shù)據存入該存儲陣列時，則以K的數(shù)值來控制存儲芯片的寫時序，以D的排列來控制存儲芯片的屏蔽字，以此達到寫入正確的數(shù)據的目的。
5).將圖象數(shù)據讀出該存儲陣列時，一次讀操作并行讀出包括M*1個相鄰行的行鄰域數(shù)據，每個芯片的操作時序相同。
6).在圖象數(shù)據并行讀出該存儲芯片時，對于每一個確定的I，如果所取出的鄰域數(shù)據的行數(shù)都處于L*I+K范圍內，則每個存儲芯片的行地址都是相同的，均為I；如果所取出的鄰域數(shù)據的行數(shù)不都處于L*I+K范圍內，則處于L*I+K范圍內的存儲芯片的行地址為I，不處于L*I+K范圍內的存儲芯片的行地址為I+1。
7).在圖象存儲器陣列的數(shù)據輸出端接有對存儲器芯片輸出的數(shù)據進行排序的數(shù)據排序電路，以形成正確的行順序鄰域數(shù)據。在數(shù)據排序電路之后，接有M*N個數(shù)據鎖存器，由此形成了并行的M*N鄰域圖象數(shù)據。
2.一種M*N隨機鄰域圖象數(shù)據存取的方法1).確定待處理的圖象鄰域尺寸為M*N，M為行，N為列，M≥2，N≥1。
2).用(H/C)*(W/D)個具有獨立地址線和數(shù)據線的存儲芯片構成一次并行存取W*H結構的的鄰域圖象幀存儲體。實現(xiàn)一次存取操作并行存取M*N個鄰域數(shù)據，其中H＝2b，b≥1，H滿足2b-1≤M≤H的條件，＝2b，b≥1，滿足2b-1≤M≤W的條件(C≥1、D≥1)。
3).存儲芯片的每一個地址所確定的存儲單元存放C*D個(C為行，D為列)圖象象素，將圖象象素分別存入不同的存儲芯片，其存儲規(guī)律如下圖象象素的行地址為H*I+K其中I＝0，1，2，3，…；K＝0，1，2，…(H-1)/C圖象象素的列地址為W*J+F其中J＝0，1，2，3，…；F＝0，1，2，…(W-1)/D將行地址為H*I+K且列地址為W*J+F的圖象象素存入標號為KF的存儲芯片中。
4).在圖象數(shù)據存入該存儲陣列時，則以K的數(shù)值米控制存儲芯片的寫時序，以C和D的排列控制存儲芯片的屏蔽字，以此達到寫入正確數(shù)據的目的。
5).將圖象數(shù)據讀出該存儲陣列時，一次讀操作并行讀出包括多個相鄰行的行鄰域數(shù)據，每個芯片的操作時序相同。
6).在圖象數(shù)據并行讀出該存儲陣列時，對于每一個確定的I，如果所取出的鄰域數(shù)據的行數(shù)都處于H*I+K范圍內，則每個存儲芯片的行地址都是相同的，均為I；如果所取出的鄰域數(shù)據的行數(shù)不都處于H*I+K范圍內，則處于H*I+K范圍內的存儲芯片的行地址為I，不處于H*I+K范圍內的存儲芯片的行地址為I+1。而對于每一個確定的J，如果所取出的鄰域數(shù)據的列數(shù)都處于W*J+F范圍內，則每個存儲芯片的行地址都是相同的，均為J；如果所取出的鄰域數(shù)據的行數(shù)不都處于W*J+F范圍內，則處于W*J+F范圍內的存儲芯片的列地址為J，不處于W*J+F范圍內的存儲芯片的行地址為J+1。
7).在圖象存儲器陣列的數(shù)據輸出端接有對存儲器輸出的數(shù)據進行排序的數(shù)據排序電路，以形成正確的行順序鄰域數(shù)據。在數(shù)據排序電路之后，接有M*N個數(shù)據鎖存器，由此形成了并行的M*N鄰域圖象數(shù)據。
實現(xiàn)領域圖象并行存取的領域圖象幀存儲體，其特征在于由多個獨立地址線，數(shù)據線的存儲芯片構成的存儲陣列，將圖象數(shù)據分別輸入、輸出所說的存儲陣列中的每個存儲芯片的雙向多路開關，對存儲單元進行鄰域尋址的地址變換電路，對輸出數(shù)據進行排序的排序電路，對讀寫數(shù)據提供正確時序的讀寫時序控制電路。
本發(fā)明所述的數(shù)據形式如下列M個小類小類1一次操作存取兩相鄰行中的N種鄰域數(shù)據中的一種(“O”表示數(shù)據，下同)J J J+1J J+1 J+2J J+1 J+2J+N-1列 列 列 列 列 列 列 列 列 列I行O I行O O I行O OO … I行 O O O…OI+1行 O I+1行 O O I+1行 O OO … I+1行O O O…O(1) (2) (3)(N)小類2一次操作存取三相鄰行中的N種鄰域數(shù)據中的一種J J J+1 J J+1 J+2 J J+1 J+2J+N-1列 列 列 列 列 列 列 列 列 列I行O I行 O OI行 O O O …I行 O O O…OI+1行 O I+1行 O OI+1行 O O O …I+1行O O O…OI+2行 O I+2行 O OI+2行 O O O …I+2行O O O…O(1)(2) (3)(N)
小類M一次操作存取M相鄰行中的N種鄰域數(shù)據中的一種JJ J+1 J J+1 J+2 J J+1 J+2 J+N-1列 列 列 列 列 列 列 列 列列I行 O I行O O I行O O O …I行O O O…OI+1行 O I+1行 O O I+1行 O O O …I+1行 O O O…OI+2行 O I+2行 O O I+2行 O O O …I+2行 O O O…O   I+M行O I+M行 O O I+M行 O O O …I+M行 O O O…O(1) (2) (3) (N)在一個鄰域圖象幀存儲體里的一個讀操作周期、一個寫操作周期、一個讀改寫操作周期、一個頁面讀操作周期、一個頁面寫操作周期、一個頁面讀改寫操作周期、一個VRAM的讀傳輸操作周期、一個VRAM的寫傳輸操作周期、一個FIFO芯片的FI和FO操作周期，/VRAM芯片的SAM端口的一個串入和串出操作周期，同時讀出或寫入如下類型的鄰域數(shù)據(I).相鄰兩行或相鄰兩行以上的行順序鄰域數(shù)據(最少應包括相鄰兩行且相鄰列的兩點)。
這類數(shù)據的特點是在鄰域圖象幀存儲體里，每次存取的數(shù)據可以是任意地址的鄰域數(shù)據，但在相鄰的兩次同類操作中，其存取的數(shù)據一定是相同行的或相鄰行(隔行掃描時則是相鄰兩行)的；(II).隨機地址的鄰域數(shù)據(最少應包括相鄰兩行且相鄰列的兩點)，這類數(shù)據的特點是在鄰域圖象幀存儲體里，每次存取的數(shù)據可以是任意地址的鄰域數(shù)據，在相鄰的兩次同類操作中，其行列地址可以不同。其數(shù)據形式如上M個小類所示的相鄰兩行或相鄰兩行以上的行順序鄰域數(shù)據的M個小類里的一種或多種。
本發(fā)明所述的鄰域圖象幀存儲體存取的鄰域數(shù)據在象素bit位長度上可以是多bit的，這類鄰域數(shù)據屬于多灰度圖象(簡稱為灰度圖象)和真彩色圖象鄰域數(shù)據，這類鄰域圖象幀存儲體統(tǒng)稱為灰度鄰域圖象幀存儲體，上述的鄰域圖象幀存儲體存取的鄰域數(shù)據在象素bit位長度上可以是1bit的，這類鄰域圖象幀存儲體稱為二值鄰域圖象幀存儲體。
鄰域圖象幀存儲體在結構上分為完全地址結構和不完全地址結構鄰域圖象幀存儲體，所謂完全地址結構鄰域圖象幀存儲體，是指每一個鄰域圖象幀存儲體的存儲單元對應一個圖象象素(無論是多值鄰域圖象幀存儲體或是二值鄰域圖象幀存儲體)，也就是說，在這種結構下鄰域圖象幀存儲體的存儲芯片的存儲單元地址和圖象象素是一一對應的。即上述方法中D＝1的情況。所謂不完全地址結構鄰域圖象幀存儲體，是指一個鄰域圖象幀存儲體的存儲單元對應兩個或兩個以上的圖象象素(無論是多值鄰域圖象幀存儲體或是二值鄰域圖象幀存儲體)，也就是說，在這種結構下鄰域圖象幀存儲體的存儲芯片的存儲單元地址和圖象象素不是一一對應的，生少是一個存儲芯片的存儲單元地址對應兩個圖象象素，即上述方法中D＞1的情況。例如用16bit字長的存儲芯片構成8bit字長的多灰度鄰域圖象幀存儲體，可以結構成一個存儲芯片的存儲單元地址對應兩個圖象象素的鄰域存儲，其結構如圖2所示，再如用4bit字長的存儲芯片構成1bit字長的二值鄰域圖象幀存儲體，可以結構成一個存儲芯片的存儲單元地址對應四個圖象象素的鄰域存儲，其結構如圖3所示。
在不完全地址結構鄰域圖象幀存儲體里，鄰域圖象幀存儲體里的存儲芯片的地址容量可以小于一幅數(shù)字圖象象素個數(shù)，鄰域圖象幀存儲體里的存儲芯片的每一個存儲單元的bit數(shù)量一定大于圖象單個象素的bit數(shù)。
本發(fā)明具有如下特點1.可以構成2*2、3*3、4*4、8*8乃至更大隨機鄰域數(shù)據的鄰域圖象幀存儲體，并可在單個存儲體存取周期存取以上的隨機鄰域數(shù)據。
2.可以形成相鄰2行多列、3行多列、4行多列乃至更大的行順序鄰域數(shù)據并可在高達33ns的時間里獲得以上的行順序鄰域數(shù)據。
3.配上A/D電路、接口電路、鄰域硬件處理等電路，連上微機(或單片機、DSP芯片)、攝像機等設備以及相應的軟件，構成各種各樣的高速系統(tǒng)。
附圖簡要說明

圖1為鄰域圖象幀存儲體的框圖。
圖2為一個存儲芯片的存儲單元。
圖3為一個存儲芯片的存儲單元地址對應四個圖象象素。
圖4.例1地址總線和數(shù)據總線的連接。
圖5.例1圖象數(shù)據存儲在存儲芯片里的位置。
圖6.讀出的4*4鄰域數(shù)據排列。
圖7.用256K*4bitVRAM芯片來構成相鄰兩行的行順序鄰域數(shù)據的鄰域圖象幀存儲體。
圖8.例2的地址總線和數(shù)據總線的連接。
圖9.例2的圖象數(shù)據存儲在存儲芯片里的位置。
圖10.用256K*4bitVRAM芯片來構成3*3鄰域數(shù)據的二值隨機鄰域圖象幀存儲體。
圖11.圖象鄰域幀存支持的四種數(shù)據形式本發(fā)明提出二個實現(xiàn)領域圖象數(shù)據并行存取的鄰域圖象幀存儲體結構，如圖4～14所示，結合附圖詳細說明如下實施例1.用完全地址結構實現(xiàn)4*4鄰域的鄰域圖象幀存儲體。
該存儲體地址總線和數(shù)據總線的連接如圖4所示，圖象數(shù)據存儲在存儲芯片里的位置如圖5所示。
從圖4可以看出，每一個存儲芯片都有自己獨立的地址線(AN)和數(shù)據線(DN)，16個獨立的存儲芯片構成了一個4*4鄰域的鄰域圖象幀存儲陣列，能夠完成4*4鄰域數(shù)據的并行存取。在圖5中，“O”表示每一個圖象數(shù)據，它的下方標明該圖象數(shù)據所處在的存儲芯片的序號，圖中最上面一行標明每一個存儲芯片對應的圖象數(shù)據的列地址，圖中最左面的一列標明每一個存儲芯片對應的圖象數(shù)據的行地址，圖中的一個方框表示隨機的一個4*4數(shù)據鄰域。在所給出的圖象數(shù)據存儲在存儲芯片里的位置中，我們可以看到，每一個圖象數(shù)據，存儲在圖4所示的鄰域圖象幀存儲體中，其地址由兩部分組成基址+偏移地址。在每一次鄰域存取中，每一個存儲芯片對應的圖象數(shù)據的行地址記為A′H，則A′H＝4(N+M)+K······(1)式中，4(N+M)部分為基址，K為偏移地址，M＝0、1，K＝0、1、2、3。
同理，在每一次鄰域存取中，每一個存儲芯片對應的圖象數(shù)據的列地址記為A′v，則A′v＝4(J+I)+L ······ (2)式中，4(J+I)部分為基址，L為偏移地址，I＝0、1，L＝0、1、2、3。
送到16個存儲芯片的地址只是圖象數(shù)據的基址，16個存儲芯片的實際地址和圖象數(shù)據地址不一樣，在圖4所示的4*4鄰域的鄰域圖象幀存儲體，圖象數(shù)據行地址的基址右移兩位則為存儲芯片的行地址，同理圖象數(shù)據列地址的基址右移兩位則為存儲芯片的列地址，于是，在每一次鄰域存取中，每一個存儲芯片的行地址記為AH，則AH＝N+M······ (3)式中，M＝0、1。
同理，在每一次鄰域存取中，每一個存儲芯片的列地址記為AV，則Av＝J+I······ (4)式中，I＝0、1。
在每一次鄰域存取中，16個獨立的存儲芯片各自地址(A1～A16)不一定相同，以圖5中方框所包含的4*4數(shù)據鄰域為例，16點鄰域數(shù)據按從左到從上到下的順序排列，其存儲的芯片順序應為T6、T7、T4、T5、T10、T11、T8、T9、T14、T15、T12、T13、T2、T3、T1、T2，可以看出，在這一次鄰域存取里，T4、T5、T8、T9、T12、T13、T0、T1存儲芯片的行地址的M＝1，其它存儲芯片的行地址的M＝0。同理，在這一次鄰域存取里，T2、T3、T0、T1存儲芯片的列地址的M＝1，其它存儲芯片的列地址的M＝0。從本例可以看出，一個鄰域圖象幀存儲體，必定要進行地址運算，也就是說要設有加法器，要進行式3、式4的運算。
另一方面，在鄰域數(shù)據的并行讀出操作時里，需要對所讀出的數(shù)據進行排序，以便得到以左上角為起點的順序的4*4數(shù)據鄰域，圖4中16個獨立的存儲芯片各自輸出的數(shù)據線分別為D0～D15，其中一組數(shù)據線以DN來表示，而正確的4*4鄰域數(shù)據線分別為D0′～D15′，排列順序如圖6所示，其中一組數(shù)據線以D′N來表示，4*4數(shù)據鄰域左上角起點的一組數(shù)據線以D0′來表示，則排列D′0＝DN ······(5)式中N＝4*I+M得到了D′0對應的存儲芯片號以后，通過行列基址數(shù)I、M可以推算出D′N對應的存儲芯片號。圖5準確地說明了圖象數(shù)據存儲在存儲芯片里的位置，由此可以得到4*4鄰域的鄰域圖象幀存儲體的地址變換和數(shù)據排序。圖4所示的4*4鄰域的鄰域圖象幀存儲體可以是多bit的鄰域圖象幀存儲體，也可以是二值的鄰域圖象幀存儲體，這要看構成每個獨立幀存的存儲芯片的bit長度。
實例1用VRAM芯片來構成第1小類第(2)種鄰域數(shù)據(字長為8bit)的鄰域圖象幀存儲體并采用完全的地址結構。利用該芯片的SAM快速端口讀出鄰域圖象數(shù)據，可以獲得相鄰兩行的行順序鄰域數(shù)據，從而實現(xiàn)電視實時的robet算法、二值分割和直方圖統(tǒng)計。該鄰域圖象幀存儲體的電路框圖如圖7所示。
圖中，T0～T3是四片VRAM存儲芯片，可選用日本東芝公司的TC524256BZ-80VRAM存儲芯片，為了簡化電路，選用了美國TI公司的TMS34010芯片，這個芯片集計算機接口、同步時序產生、幀存時序形成和硬件處理于一身，使用起來比較方便。VRAM存儲芯片分DRAM端口和SAM端口，在本結構里，計算機訪問幀存，使用了VRAM存儲芯片的DRAM端口，這時的數(shù)據通道包括雙向數(shù)據驅動(1)、TMS34010、雙向數(shù)據驅動(2)，其中高四位數(shù)據連到T0、T2存儲芯片的DRAM數(shù)據線上(MD4～MD7)，低四位數(shù)據連到T1、T3存儲芯片的DRAM數(shù)據線上(MD0～MD3)。速度快的A/D、D/A和硬件處理則使用VRAM存儲芯片的SAM端口，如圖所示，四個SAM端口的數(shù)據線分別為OD0～OD3、OD4～OD7、OD8～OD11、OD12～OD15，這些數(shù)據線連到雙向多路開關，攝像機來的視頻圖象經A/D變換后形成AD0～AD7的數(shù)據也送到雙向多路開關，在圖象采集時，可以把數(shù)字的視頻圖象數(shù)據存入存儲體中。雙向多路開關輸出三路數(shù)據，一路送到D/A去作為顯示數(shù)據(DA0～DA7)，另兩路送到排序電路，排序電路的作用是準確地輸出兩點的數(shù)據，使D0這一路的行地址總比D1這一路的行地址少1。然后經兩級同樣的鎖存，鎖存脈沖為VCLK，每一級鎖存器可由兩片74LS374構成，由此形成行順序的2*2鄰域的圖象數(shù)據(1D0～1D7、2D0～2D7、3D0～3D7、4D0～4D7)，提供Robet算法需要的鄰域數(shù)據。存儲體的地址分為兩路，T0、T1使用一路地址(A1)，T2、T3使用另一路地址(A2)，T0、T1存儲芯片存儲偶數(shù)行的圖象數(shù)據，T2、T3存儲芯片存儲奇數(shù)行的圖象數(shù)據，在地址變換器中設置了加法器，根據當前存取的首址，地址變換器中自動地輸出兩路地址。時序發(fā)生器提供存儲芯片所需要的一切時序，該時序分為兩路，一路送給T0、T1存儲芯片，另一路送給T2、T3存儲芯片，這兩路信號都包括VRAM芯片所需要的/RAS、/CAS、/WE、/OE、/SOE和SC信號。TMS34010芯片還產生系統(tǒng)使用的同步時序，包括行同步、場同步以及復合消隱信號。例2.用不完全地址結構實現(xiàn)3*3鄰域的二值鄰域圖象幀存儲體。
這里選用存儲芯片的每一個存儲單元的bit數(shù)為4bit，該存儲體地址總線和數(shù)據總線的連接如圖8所示，圖象數(shù)據存儲在存儲芯片里的位置如圖9所示。
例2的結構和例1的結構不同，例1是由完全地址構成的4*4鄰域的鄰域圖象幀存儲體，每一個圖象象素都對應一個存儲芯片的一個存儲單元，用以構成4*4鄰域的鄰域圖象幀存儲，至少需要16片存儲芯片，而在例2里，一個存儲芯片的一個存儲單元的四個bit分別對應四個象素，用以構成不完全的4*4鄰域的有限制的二值鄰域圖象幀存儲體，則只需要四片存儲芯片，這種奇跡般的減少，將使得大鄰域的二值鄰域圖象幀存儲體易于實現(xiàn)。這里之所以稱其為有限制的二值鄰域圖象幀存儲體，是指在圖8所示的存儲結構里，如果隨機存取4*4的一個鄰域，其圖象象素首址的行列地址都必須是偶數(shù)，這就是稱為有限制的二值鄰域圖象幀存儲體的緣由。但是，由圖8所示的存儲結構而成的二值鄰域圖象幀存儲體，可以成為3*3鄰域的二值鄰域圖象幀存儲體，其圖象象素首址的行列地址不再受限。圖9中的實線框所包圍的3*3鄰域，就是一個隨機的3*3鄰域。和例1類似，例2也有地址變換的數(shù)據排序的問題，這里不再贅敘。
實例2用VRAM芯片來實現(xiàn)例(2)的功能，即用不完全地址結構實現(xiàn)3*3鄰域的二值鄰域圖象幀存儲體，該鄰域圖象幀存儲體的電路框圖如圖10所示。
圖中，T0～T3是四片VRAM存儲芯片，可選用日本東芝公司的TC524258BZ-80VRAM存儲芯片，其容量為256K*4bit，該二值鄰域圖象幀存儲體采用圖8使用的存儲結構，其圖象數(shù)據存儲在存儲芯片里的位置，也如圖9所示。1bit高速的二值圖象數(shù)據FD0通過多路開關按照視頻速率寫入VRAM芯片的SAM，然后經寫傳輸操作，按圖9所示的數(shù)據結構，存入T0～T3的存儲芯片，這四個存儲芯片的地址線、數(shù)據線(包括DRAM端口、SAM端口)都是獨立的，地址變換器給出了四路獨立的地址A0～A3，分別加到T0～T3存儲芯片的地址線上，3*3鄰域數(shù)據是從VRAM芯片的DRAM端口讀出后再經排序電路形成的，如圖9中的實線小窗口的3*3鄰域數(shù)據，順序為從左到右、從上向下，數(shù)據依次記為LD0～LD8，3*3鄰域數(shù)據是任何隨機地址上的鄰域數(shù)據，只要給定一個地址，就能夠讀出以該地址為中心的3*3鄰域數(shù)據，這種存儲結構，特別適于鏈碼結構的邊界跟蹤，因為這種算法就是需要隨機地址上的3*3鄰域數(shù)據。當然，本實例也可得到4*4的鄰域數(shù)據，但4*4的鄰域數(shù)據的起點(左上點)的行列地址必須是偶數(shù)。本實例的其他部分(如TMS34010等)的論述如實例1。
鄰域圖象幀存儲體有效地解決了M*N圖象鄰域的并行存取的問題，也就是說，可以在存儲體的一個存取操作周期里實現(xiàn)M*N圖象鄰域的并行存取，從理論上講，M和N的取值可以很大，由此可見，其存取效率是非常高的。舉例來說，在例1中，如果用VRAM構成完全地址結構的4*4鄰域的鄰域圖象幀存儲體并采用VRAM芯片的SAM快速端口，可以做到在40ns的時間里同時獲得16個8bit(甚至更多的bit)的圖象鄰域數(shù)據，這時的數(shù)據吞吐率相當于實時視頻圖象數(shù)據傳輸率的40倍(即相當于16MBYTE/S的數(shù)據傳輸率)，如果構成更大圖象鄰域的鄰域圖象幀存儲體，其數(shù)據傳輸頻率更是高得驚人。再比如在例2里，如果用VRAM構成不完全地址結構的3*3鄰域的二值鄰域圖象幀存儲體并采用VRAM芯片的DRAM端口，這樣可以進行3*3隨機鄰域圖象的讀出，由此進而實現(xiàn)硬件的鏈碼結構的邊界跟蹤，由此所達到的高速跟蹤速度，是目前其它硬軟件方法達不到的?？梢?，采用鄰域圖象幀存儲體來構成高速的圖象處理系統(tǒng)，硬件處理器將不再是等待圖象數(shù)據，而是難以及時處理最高速的鄰域圖象數(shù)據。
本發(fā)明結構的圖象鄰域幀存支持四種數(shù)據形式，如圖11所示，其中圖(a)、(b)兩種數(shù)據形式是常規(guī)圖象幀存常使用的數(shù)據形式，圖(a)所示的數(shù)據形式也包括從兩個獨立幀存同時存取相同點的數(shù)據形式，圖(b)所示的數(shù)據形式也包括從兩個獨立幀存同時存取相同行的數(shù)據形式，而圖(c)、圖(d)則是圖象鄰域幀存的特定數(shù)據形式，當然也包含從兩個獨立圖象鄰域幀存同時存取相同點鄰域和相同行鄰域的數(shù)據形式。
應該指出，類似實例1的不完全地址結構的二值鄰域圖象幀存儲體在二值鄰域圖象處理里，具有重要的作用；類似實例2的多行行順序鄰域數(shù)據的鄰域圖象幀存儲體在多灰度鄰域圖象處理里，具有重要的作用。
本發(fā)明有效地解決了M*N圖象鄰域的并行存取的問題，也就是說，可以在存儲體的一個存取操作周期里實現(xiàn)M*N圖象鄰域的并行存取，從理論上講，M和N的取值可以很大，由此可見，其存取效率是非常高的。舉例來說，從例1中，如果用VRAM構成完全地址結構的4*4鄰域的鄰域圖象幀存儲體并采用VRAM芯片的SAM快速端口，可以做到在40ns的時間里同時獲16個8bit(甚至更多的bit)的圖象鄰域數(shù)據，這時的數(shù)據吞吐率相當于實時視頻圖象數(shù)據傳輸率的40倍(即相當于16MBYTE/S的數(shù)據傳輸率)，如果構成更大圖象鄰域的鄰域圖象幀存儲體，其數(shù)據傳輸頻率更是高得驚人。再比如在例2里，如果用VRAM構成不完全地址結構的3*3鄰域的二值鄰域圖象幀存儲體并采用VRAM芯片的DRAM端口，這樣可以進行3*3隨機鄰域圖象的讀出，由此進而實現(xiàn)硬件的鏈碼結構的邊界跟蹤，由此所達到的高速跟蹤速度，是目前其它硬件方法達不到的?？梢?，采用鄰域圖象幀存儲體來構成高速的圖象處理系統(tǒng)，硬件處理器將不再是等待圖象數(shù)據，而是難以及時處理最高速的鄰域圖象數(shù)據。
權利要求
1.本發(fā)明提出一種行順序的M*N鄰域圖象數(shù)據存取的方法，其特征在于，包括以下步驟1).確定待處理的圖象鄰域尺寸為M*N，M為行，N為列，M≥2，N≥1。2).用L/D(D≥1)個具有獨立地址線和數(shù)據線的存儲芯片構成一次并行存取L*1結構的鄰域圖象幀存儲體，實現(xiàn)一次存取操作并行存取M*1個鄰域數(shù)據，其中，L＝2b，b≥1，L滿足2b-1≤M≤L的條件。3).存儲芯片的每一個地址所確定的存儲單元存放D個圖象象素(D≥1)，將圖象象素分別存入不同的存儲芯片，其存儲規(guī)律為圖象象素的行地址為L*I+K其中I＝0，1，2，3，…； K＝0，1，2，…(L-1)/D將行地址為L*I+K的圖象象素存入第K號存儲芯片。4).在圖象數(shù)據存入該存儲陣列時，則以K的數(shù)值來控制存儲芯片的寫時序，以J的排列來控制存儲芯片的屏蔽字，以此達到寫入正確的數(shù)據的目的。5).將圖象數(shù)據讀出該存儲陣列時，一次讀操作并行讀出包括M*I個相鄰行的行鄰域數(shù)據，每個芯片的操作時序相同。6).在圖象數(shù)據并行讀出該存儲陣列時，對于每一個確定的I，如果所取出的鄰域數(shù)據的行數(shù)都處于L*I+M范圍內，則每個存儲芯片的行地址都是相同的，均為I；如果所取出的鄰域數(shù)據的行數(shù)不都處于L*I+M范圍內，則處于L*I+M范圍內的存儲芯片的行地址為I，不處于L*I+M范圍內的存儲芯片的行地址為I+1。7).在圖象存儲器陣列的數(shù)據輸出端接有對存儲器陣列輸出的數(shù)據進行排序的數(shù)據排序電路，以形成正確的行順序鄰域數(shù)據。在數(shù)據排序電路之后，接有M*N個數(shù)據鎖存器，由此形成了并行的M*N鄰域圖象數(shù)據。
2.一種M*N隨機鄰域圖象數(shù)據存取的方法1).確定待處理的圖象鄰域尺寸為M*N，M為行，N為列，M≥2，N≥1。2).用(H/C)*(W/D)個具有獨立地址線和數(shù)據線的存儲芯片構成一次并行存取W*H結構的的鄰域圖象幀存儲體。實現(xiàn)一次存取操作并行存取M*N個鄰域數(shù)據，其中H＝2b，b≥1，H滿足2b-1≤M≤H的條件，＝2b，b≥1，滿足2b-1≤M≤W的條件(C≥1、D≥1)。3).存儲芯片的每一個地址所確定的存儲單元存放C*D個(C為行，D)為列)圖象象素，將圖象象素分別存入不同的存儲芯片，其存儲規(guī)律如下圖象象素的行地址為H*I+K其中I＝0，1，2，3，…；K＝0，1，2，…(H-1)/C圖象象素的列地址為W*J+F其中J＝0，1，2，3，…；F＝0，1，2，…(W-1)/D將行地址為H*I+K且列地址為W*J+F的圖象象素存入標號為KF的存儲芯片中。4).在圖象數(shù)據存入該存儲陣列時，則以K的數(shù)值來控制存儲芯片的寫時序，以C和D的排列控制存儲芯片的屏蔽字，以此達到寫入正確數(shù)據的目的。5).將圖象數(shù)據讀出該存儲陣列時，一次讀操作并行讀出包括多個相鄰行的行鄰域數(shù)據，每個芯片的操作時序相同。6).在圖象數(shù)據并行讀出該存儲陣列時，對于每一個確定的I，如果所取出的鄰域數(shù)據的行數(shù)都處于H*I+K范圍內，則每個存儲芯片的行地址都是相同的，均為I；如果所取出的鄰域數(shù)據的行數(shù)不都處于H*I+K范圍內，則處于H*I+K范圍內的存儲芯片的行地址為I，不處于H*I+K范圍內的存儲芯片的行地址為I+1。而對于每一個確定的J，如果所取出的鄰或數(shù)據的列數(shù)都處于W*J+F范圍內，則每個存儲芯片的行地址都是相同的，均為J；如果所取出的鄰域數(shù)據的行數(shù)不都處于W*J+F范圍內，則處于W*J+F范圍內的存儲芯片的列地址為J，不處于W*J+F范圍內的存儲芯片的行地址為J+1。7).在圖象存儲器陣列的數(shù)據輸出端接有對存儲器陣列輸出的數(shù)據進行排序的數(shù)據排序電路，以形成正確的行順序鄰域數(shù)據。在數(shù)據排序電路之后，接有M*N個數(shù)據鎖存器，由此形成了并行的M*N鄰域圖象數(shù)據。
3.實現(xiàn)領域圖象并行存取的領域圖象幀存儲體，其特征在于由多個獨立地址線，數(shù)據線的存儲芯片構成的存儲陣列，將圖象數(shù)據分別輸入、輸出所說的存儲陣列中的每個存儲芯片的雙向多路開關，對存儲單元進行領域尋址的地址變換電路，對輸出數(shù)據進行排序的排序電路，對讀寫數(shù)據提供正確時序的讀寫時序控制電路。
全文摘要
本發(fā)明屬于超高速圖象處理的方法,本發(fā)明由多個獨立地址線,數(shù)據線的存儲芯片構成的存儲陣列,雙向多路開關,地址變換電路,排序電路,控制電路組成鄰域圖象幀存儲體,從而實現(xiàn)了在鄰域圖象幀存儲體中領域圖象數(shù)據的并行存取,并極大地提高了圖象數(shù)據傳輸率。
文檔編號G06T1/60GK1176440SQ9711257
公開日1998年3月18日 申請日期1997年6月27日 優(yōu)先權日1997年6月27日
發(fā)明者蘇光大, 左永榮 申請人:清華大學