專利名稱：：用于處理器間傳輸數(shù)據(jù)的鏈路協(xié)議的制作方法
背景技術(shù)：
：本發(fā)明涉及處理器間傳輸數(shù)據(jù)的方法和系統(tǒng)，尤其涉及使該數(shù)據(jù)傳輸簡便易行并用于向該數(shù)據(jù)傳輸提供所需功能的協(xié)議。數(shù)據(jù)處理設(shè)備間的通信通常在串口之上進行。串口一般處理在原始比特流中順序傳送的各比特。如典型的串口UART(通用異步接收器/發(fā)送器)將串行比特組成大量的八位“字節(jié)”。所傳送的每一字節(jié)導致中斷信號被發(fā)往中央處理單元(CPU)。對于通過總線結(jié)構(gòu)連接的設(shè)備，有可能以更有效的方式通信。比如對于可用數(shù)據(jù)塊通信的CPU，原始比特流不是有效的通信方式?？紤]一個512字節(jié)的數(shù)據(jù)塊。如果每一個到達的字節(jié)都由一個如UART那樣的串口處理，則CPU為該數(shù)據(jù)塊接到512次中斷。如果代之以面向塊的方式傳輸數(shù)據(jù)，則CPU僅接收到一次中斷。除串口之外，下列其他傳統(tǒng)機制也通常用于在處理器間的數(shù)據(jù)傳輸。雙端口存儲器雙端口存儲器設(shè)備提供對多處理器訪問的存儲和檢索。例如，第一個處理器可以將數(shù)據(jù)存放于一個專用的存儲器內(nèi)并通知接收處理器該數(shù)據(jù)已被傳輸。接收處理器隨后可以在雙端口存儲器中訪問該數(shù)據(jù)。直接存儲器存取(DMA)發(fā)送處理器建立一個DMA通道，并將數(shù)據(jù)直接傳送到接收處理器的存儲器。發(fā)送處理器隨后通知接收處理器新數(shù)據(jù)是可用的。DMA-串口在DMA與串行傳輸?shù)慕M合中，使接收處理器得知在預(yù)定數(shù)目字節(jié)傳輸后或預(yù)定事件發(fā)生后有一次傳輸。緩沖串口取代為每一個傳輸字節(jié)向接收處理器提供一個中斷信號的方式，當緩沖器中的數(shù)據(jù)到達一上門限或下門限時、或當一預(yù)定時間段結(jié)束后產(chǎn)生一次中斷。該技術(shù)方法需要接收和發(fā)送處理器每次中斷可以處理多個和可變數(shù)量的字節(jié)。除了它們固有的低效率之外，串口和其他傳統(tǒng)數(shù)據(jù)傳輸技術(shù)缺少諸如差錯處理、流量控制等一類的控制功能。然而，這樣的控制功能在分組交換通信網(wǎng)中具有更大用途。分組交換網(wǎng)絡(luò)節(jié)省數(shù)據(jù)通信資源的需求產(chǎn)生了分組交換通信網(wǎng)絡(luò)。不像連續(xù)傳輸，因為數(shù)據(jù)在離散的分組中發(fā)送，通信中的一次連接上的各間隙可以通過提供來自其他連接的分組來填充這些間隙而得到有效利用。因為在分組交換環(huán)境下各終端間無直接連接，鏈路被稱為虛連接。不像由其相關(guān)的直接物理通路那樣容易地進行標識，使用虛通路的分組交換網(wǎng)絡(luò)上的連接代之為由多個標識符來進行確定。這些標識符和在分組交換網(wǎng)絡(luò)中提供平穩(wěn)通信流量所需的其它信息由定義分組交換網(wǎng)絡(luò)通信規(guī)則的協(xié)議來提供。這些規(guī)則也是系統(tǒng)程序員和開發(fā)者設(shè)計兼容系統(tǒng)根據(jù)的共同基準所需要的?？傊?，現(xiàn)有技術(shù)僅提供了處理器間數(shù)據(jù)的移動，沒有包括用于處理器間面向塊的數(shù)據(jù)傳輸?shù)逆溌穮f(xié)議。因此這些傳統(tǒng)產(chǎn)品無法提供諸如數(shù)據(jù)安全傳輸、支持塊分割和流量控制等鏈路功能。發(fā)明概要上述及其它傳統(tǒng)通信方法和系統(tǒng)的缺點和低效可以按照本發(fā)明得以克服，本發(fā)明提供的一個新穎的鏈路協(xié)議，而該協(xié)議可以用于例如給傳統(tǒng)通信機制提供鏈路功能。無論使用何種基礎(chǔ)數(shù)據(jù)傳輸機制，命令寄存器都被用于控制數(shù)據(jù)鏈路功能。每一數(shù)據(jù)鏈路功能與命令寄存器中的某一位相關(guān)。附圖概述通過結(jié)合附圖閱讀以下詳細描述可以很容易理解本發(fā)明的前景，目的，特征和優(yōu)點；附圖有圖1描述一個根據(jù)本發(fā)明進行處理器間數(shù)據(jù)傳輸?shù)氖痉断到y(tǒng)；圖2是在位級上描述圖1中示范的CREG和IREG寄存器；圖3描述一個使用根據(jù)本發(fā)明示范性實施方案的鏈路協(xié)議的典型數(shù)據(jù)流；以及圖4描述本發(fā)明的另外一個實施方案，用于在一個主處理器和一個無線電調(diào)制解調(diào)器間傳輸數(shù)據(jù)。詳細描述為了提供一個相對于傳統(tǒng)數(shù)據(jù)傳輸技術(shù)具有附帶優(yōu)點與益處的本發(fā)明的完整描述，將描述一個相對高度抽象的示范性實施方案。隨后將通過示范性PCMCIA(個人計算機內(nèi)存卡國際協(xié)會)實施方案討論一個更加詳細的例子。圖1描述了用于實施本發(fā)明的示范性實施方案的鏈路寄存器10-20，具體是，CREGs(命令寄存器)10和12，IREGs(中斷源寄存器)14和16及數(shù)據(jù)寄存器18和20。圖1的各寄存器可以是邏輯寄存器，這意味著它們作為暫時的、駐留內(nèi)存的寄存器而不是物理的、硬連線的電路。因此這些寄存器可被配置為內(nèi)存設(shè)備中可被多個處理器訪問的、帶有預(yù)定I/O地址的內(nèi)存空間。這些處理器在圖1中被標注為“處理器A”和“處理器B”。為使用更少的內(nèi)存空間，CREG12和IRE14(和/或CREG10和IREG16)在內(nèi)存中可有相同地址。這種情況下CREG只寫，IREG只讀。這些寄存器可以被中斷驅(qū)動或使用一種輪詢技術(shù)進行更新。在操作中，處理器A將傳送數(shù)據(jù)傳輸命令至CREG10并從IREG14接收數(shù)據(jù)傳輸標識。根據(jù)這個本發(fā)明的示范性實施方案，每一個CREG和IREG寄存器由多位構(gòu)成，例如8位，每一位與下述預(yù)定的功能之一相關(guān)。當置位時例如該位域值為1時，這些功能有效。這意味著為了從處理器發(fā)送命令至相關(guān)的CREG，處理器不需要經(jīng)過讀寄存器、屏蔽寄存器中的位、再寫寄存器。取而代之的是，一個布爾函數(shù)(例如OR函數(shù))被嵌入CREG以使發(fā)往CREG的寫命令僅將命令中值為1的那些位置位。本領(lǐng)域技術(shù)人員將很容易看到可以將其它布爾函數(shù)嵌入CREG以提供任何想要的命令改變功能。發(fā)往CREG的命令可以導致IREG中與其相關(guān)部分的相應(yīng)改變。例如，處理器A發(fā)送命令至CREG10指明數(shù)據(jù)已被寫入數(shù)據(jù)寄存器20，隨后IREG16會指示處理器B該數(shù)據(jù)對檢索是可用的。數(shù)據(jù)寄存器18和20可以被看作內(nèi)存地址。用以將數(shù)據(jù)實際傳輸?shù)綌?shù)據(jù)寄存器18和20和自數(shù)據(jù)寄存器18和20傳輸回來的技術(shù)將依賴于系統(tǒng)中可用的技術(shù)。示范性實施方案包括●讀自/寫至雙端口存儲器使用一個內(nèi)部計數(shù)器，其中各緩沖器由CREG/IREG控制?！馜MA通道，由IREG/CREG控制，當移動數(shù)據(jù)至接收處理器時被寫入?！馪CMCIA，其中的處理器有主從關(guān)系。數(shù)據(jù)由CREG/IREG控制，主處理器或者寫或者讀數(shù)據(jù)。從處理器提供數(shù)據(jù)給主處理器讀出。在提供了本發(fā)明所使用的用于傳輸數(shù)據(jù)的示范性寄存器的簡要描述后，下面描述了一個更加詳細的CREG和IREG的例子。如前述，寄存器中的每一個位對應(yīng)于一個數(shù)據(jù)控制功能。每一位級的描述之后是該位域的功能描述。命令寄存器，CREG76543210中斷源寄存器，IREG76543210圖2表示在位級上CREG和IREG的互連接。指向CREGs10和12的水平向箭頭表示這些寄存器基本上被寫入，從IREG14和16指出的箭頭表示它們基本上是讀出。然而，本領(lǐng)域技術(shù)人員會理解，這些并不必需分別為只讀和只寫寄存器。注意對于CREGs10和12的每一已置位的位域，在各自的IREG16和14的相應(yīng)域也被置位。這一特性由圖2中這些寄存器間的箭頭旁的“1”來表示。例如，如果實現(xiàn)一個擴展的寄存器集，處理器A已通過置位其中的位域調(diào)用一個由擴充寄存器管理的功能，則CREG10的ECR位將被置位。這將導致IREG16的相應(yīng)ERI位置位，從而處理器B就得知它必須讀取圖2中的擴充中斷寄存器和基本中斷寄存器16。CREG和IREG的ECR和EIR位域后各自跟隨幾個空域。然而，本領(lǐng)域技術(shù)人員可以看出，這些空域上會增加附加的、與圖2所示的示范性實施方案中所使用的被置位的位域具有相同處理方式的數(shù)據(jù)控制功能。例如，當CREG12的PutD域被置位，CREG14的相應(yīng)DtG域也被置位，這表明數(shù)據(jù)已被傳送到供處理器A接收的一個數(shù)據(jù)位置。同時，IREG16的BufR域被置成0，表明發(fā)送處理器(這里是處理器B)這時不控制緩沖器。當處理器A已讀取和檢驗該數(shù)據(jù)后，CREG10的GetD位隨后將置位，它又依次導致IREG16的緩沖器的就緒位被置位。即處理器A已完成讀取并將緩沖器返還給處理器B。同時，IREG14的DtG域被復(fù)位為0。如果接收處理器要暫時停止來向數(shù)據(jù)流，這只要通過不返還緩沖器給發(fā)送處理器，即通過等待執(zhí)行GetD命令便可以實現(xiàn)。如果處理器接收一個非法分組，它可以在返還緩沖器給發(fā)送處理器時將其CREG中的差錯位置位。差錯可包括，例如，非法檢查和值，不正確的分組長度等。如果使用段分割，則More標志可對該特性提供支持。例如，如果一個分組包括500字節(jié)而緩沖器僅有50字節(jié)的空間，則發(fā)送處理器要發(fā)送10個每個為50字節(jié)的小分組。這種情況下，頭9個分組要在More位置位(例如1)情況下發(fā)送，第10個分組使More位置0以表明整個分組的結(jié)束。因此，一個典型的數(shù)據(jù)流可被表示為圖3。其中，指向右側(cè)的箭頭表明本圖中發(fā)送處理器的活動，而指向左側(cè)的箭頭表明接收處理器所進行的活動。開始，數(shù)據(jù)由發(fā)送處理器發(fā)送至緩沖器。因為緩沖器在某一時刻僅對一個處理器是可用的，黑色矩形表示哪一個處理器控制了緩沖器。起初發(fā)送處理器控制緩沖器，以移入數(shù)據(jù)。在一定數(shù)量的數(shù)據(jù)傳輸周期后，分組結(jié)束，發(fā)送處理器的CREG中的PutD位被置位。可選地，如果支持段分割，則More位可以被置位。這導致與接收處理器相關(guān)的IREG的DtG位被置位，并且IREG的More位可能同時被置位。這時，接收處理器控制緩沖器，并檢驗緩沖器內(nèi)的信息是否為合法分組。該活動完成后，接收處理器將它的CREG的GetD位置位，如果接收到錯誤分組，則也將Err位置位。結(jié)果發(fā)送處理器的IREG的BufR位被置位，可能Err位也被置位。大體介紹了按照本發(fā)明的鏈路協(xié)議后，將提供一個具體的實施例，其中使用按照本發(fā)明的一個鏈路協(xié)議處理PCMCIA環(huán)境下的數(shù)據(jù)傳輸。例如，下例將在一個具有與無線網(wǎng)鏈接的無線電卡的計算機內(nèi)加以實施。其中主處理器為計算機的處理器，無線電卡中包括一個從處理器。該示范性實施方案描述了主從處理器之間通過PCMClA接口的通信。圖4是按照本發(fā)明示范性實施方案中的一個調(diào)制解調(diào)器硬件接口的示意圖。其中，實施該示范性方案所使用的寄存器根據(jù)它們對主處理器和從處理器的訪問方式來描述。注意，圖4中描繪的CREG42和IREG44各自代表圖1所描述的CREG和IREG組合中的一個。換言之，本發(fā)明的這一實施方案是其中CREG和IREG共享同一I/O地址以節(jié)省內(nèi)存空間的一個方案。SREG46是一個狀態(tài)寄存器，MCR18是一個調(diào)制解調(diào)器控制寄存器。圖4的每一個寄存器詳述如下，包括它們的功能域的位級描述。命令寄存器，CREG76543210</tables></tables></tables>中斷源寄存器，IREG76543210</tables></tables>狀態(tài)寄存器，SREG76543210IntEnInterruptenable主處理器使用該位使能或禁止來自無線電卡的中斷。缺省為，中斷被使能。值為0＝中斷被禁止，1＝中斷被使能。ResetSoftreset該位置位，將無線電卡復(fù)位，但PCMCIA接口除外，例如，無需重新初始化邏輯處理PCMCIA的狀態(tài)，邏輯處理鏈路協(xié)議和通信便能被重初始化。軟復(fù)位被用于啟動目的。值為0＝不復(fù)位，1＝復(fù)位?！Ａ?，必須為0。</table></tables>根據(jù)本示范性實施方案描述了寄存器和它們的功能，現(xiàn)在討論本鏈路協(xié)議中寄存器間的相互作用。計算機中命令寄存器(CREG)由主處理器寫入，并向無線電卡提交中斷申請。當主處理器將CREG的某一位置位時，對無線電卡產(chǎn)生一個中斷。如果主處理器隨后將CREG中的更多的位置位，這些新的置位將不會引起任何新的中斷，因為已經(jīng)產(chǎn)生了一個中斷。相反，初始中斷請求將待決直至無線電卡讀取該寄存器，此時CREG中所有位復(fù)位。各位可在不丟失任何數(shù)據(jù)的情況下同時由主處理器寫入CREG和由無線電卡從CREG讀出。鏈路協(xié)議邏輯確保在寄存器被無線電卡讀取之后不立即由主處理器寫入一位，并且在該寄存器通過保持成暫時的從而被復(fù)位之前，CREG寫入一個虛擬或陰影寄存器直至CREG復(fù)位。這些新的被寫入位將隨后觸發(fā)一個新的中斷。中斷源寄存器(IREG)由無線電卡寫入并提供對主處理器的中斷請求。與CREG一樣，當無線電卡將該寄存器的第一位置位時，為主處理器產(chǎn)生一個中斷。如果無線電卡在主處理器讀該寄存器之前將IREG中更多的位置位，則這些附加位的置位不會產(chǎn)生任何新的中斷，而只是將寄存器的各位置位。該中斷請求將待決直至該寄存器被主處理器所讀取，此時寄存器中除BufRdy(新緩沖器就緒)和DtGet(數(shù)據(jù)待取)位外的所有位。當主處理器將PutD(放置結(jié)束)和GetD(取結(jié)束)位分別寫入CREG后，IREG中的這些位復(fù)位。這些復(fù)位都不產(chǎn)生中斷。因此可以看出IREG提供根據(jù)無線電卡發(fā)生的事件所設(shè)置的標志。當這些事件發(fā)生后，無線電卡更新標志，并寫入到IREG，IREG依次又產(chǎn)生一個中斷至主處理器。例如，無線電卡可以在IREG中設(shè)置一個標志，以便將無線電卡中的處理器產(chǎn)生的信息通知給主處理器或?qū)⒕W(wǎng)絡(luò)連接通知給主處理器。盡管兩個處理器存在主從關(guān)系，但該過程獨立于主處理器向無線電卡產(chǎn)生的中斷。狀態(tài)寄存器(SREG)由無線電卡寫入或讀取，但只能被主處理器讀取。每次無線電卡寫至SREG時，IREG中的SREG的SRegEv位置位。這樣，向隨后讀SREG的主處理器提供一個中斷請求。主處理器讀SREG，從而將EiC、TxErr和VccErr位復(fù)位。該寄存器向與調(diào)制解調(diào)器有關(guān)的主處理器提供狀態(tài)信息。主處理器利用調(diào)制解調(diào)器控制寄存器來設(shè)置它對于無線電卡的操作方式。例如，在某些類型的處理中，主處理器可能希望禁止來自無線電卡及其它外部設(shè)備的中斷，以使它的處理不被中斷。而且，調(diào)制解調(diào)器控制寄存器提供軟復(fù)位功能，從而在卡上電源不中斷的情況下使該卡復(fù)位?，F(xiàn)在描述本發(fā)明的上述示范性實施方案中主處理器與無線電卡間的典型信號流。典型地，一個初始化過程將先于主處理器與無線電卡間的信號傳送。例如，無線電卡可以本身進行初始化并將其IREG的BufRdy位置位，從而通知主處理器它已準備好接收數(shù)據(jù)。假設(shè)主處理器正等待該信號，以便發(fā)送數(shù)據(jù)至無線電卡。這時主處理器將向緩沖器發(fā)送與其想要發(fā)送的一樣多的數(shù)據(jù)，然后設(shè)置CREG中的PutD標志。這將產(chǎn)生一個中斷至無線電卡以指示其檢查所接收數(shù)據(jù)是否正確。在接收數(shù)據(jù)并執(zhí)行差錯檢測之后，無線電卡的處理器將隨后寫入IREG的BufRdy位，由此產(chǎn)生一個中斷至主處理器。如果傳輸中有差錯，則無線電卡處理器將忽略該數(shù)據(jù)塊，并在IREG中設(shè)置差錯標志。主處理器隨后選擇該塊重新傳輸。為從無線電卡至主處理器發(fā)送數(shù)據(jù)，無線電卡的處理器將首先寫IREG的DtGet位。主處理器接到該中斷后，無線電卡將數(shù)據(jù)全部移到緩沖器。主處理器可以例如使用一個長度域以得知應(yīng)該讀多少個數(shù)據(jù)字節(jié)。長度域可以被生成，為此例如通過對寫入緩沖器的字節(jié)數(shù)進行計數(shù)，并在一個寄存器中提供計數(shù)值。另外，該信息可以作為幀的開銷信息的一部分提供。主處理器讀指定數(shù)目的數(shù)據(jù)，并且例如使用循環(huán)冗余校驗(CRC)檢查是否有任何差錯。隨后主處理器使用CREG的GetD位可能還有Err位來通知無線電卡收到數(shù)據(jù)?？梢詫χ魈幚砥骱蜔o線電卡間傳輸?shù)膲K數(shù)據(jù)的流控制如下實施，如果主處理器想向無線電卡移入一個數(shù)據(jù)塊，但無線電卡沒有任何可用的緩沖器，則主處理器將會發(fā)現(xiàn)IREG的BufRdy標志未置位，這表明無線電卡當前不能接收任何數(shù)據(jù)；如果主處理器在BufRdy標志置0時寫任何數(shù)據(jù)，則該數(shù)據(jù)將被忽略。一當無線電卡有了可用緩沖器就將BufRdy標志置位，從而提供一個中斷至主處理器，允許其發(fā)送數(shù)據(jù)。本發(fā)明已經(jīng)通過示范性實施方案進行了描述，但是對于本領(lǐng)域的技術(shù)人員很明顯，以不同于如上的示范性實施方案的各種具體的方式實施本發(fā)明是可能的。這不會與本發(fā)明的實質(zhì)背離。無論怎樣，示范性實施方案僅僅是描述性的，不應(yīng)認為是受限制的。因此，本發(fā)明的范圍由所附的權(quán)利要求書而不是前述內(nèi)容給出，所有權(quán)利要求書范圍內(nèi)的變體和等價體都包括在本發(fā)明之內(nèi)。權(quán)利要求1.一個系統(tǒng)包括一個第一處理器；一個緩沖器，該緩沖器每一時刻只能由所述第一處理器和第二處理器中的一個進行控制，并且該緩沖器從所述第一主處理器接收第一數(shù)據(jù)塊；一個第一寄存器，該寄存器包括多個位，接收來自所述第一處理器表示所述數(shù)據(jù)塊已移入所述寄存器的命令，并置位所述多個位的第一位，由于所述第一位被置位，所述第一處理器產(chǎn)生一個中斷；和一個第二處理器，用于接收所述中斷，響應(yīng)于所述中斷和讀所述第一寄存器，并隨后讀所述緩沖器的所述第一數(shù)據(jù)塊。2.按照權(quán)利要求1的系統(tǒng)，該系統(tǒng)還包括一個第二寄存器，用于從所述第二處理器接收命令并可被所述第一處理器讀出，其中所述第二處理器可以將第二數(shù)據(jù)塊移入緩沖器，隨后將所述第二處理器的一位置位，由此產(chǎn)生一中斷送至所述第一處理器。3.按照權(quán)利要求1的系統(tǒng)，其中所述第一寄存器包括一個可被所述第一處理器寫入而被所述第二處理器只讀的存儲器地址。4.按照權(quán)利要求2的系統(tǒng)，其中所述第二寄存器包括一個可被所述第二處理器寫入而被所述第一處理器只讀的存儲器地址。5.按照權(quán)利要求2的系統(tǒng)，其中所述第一寄存器有一個第二位，當所述第一處理器從所述緩沖器讀出所述第二數(shù)據(jù)塊后它被所述第一處理器置位。6.按照權(quán)利要求1的系統(tǒng)，其中所述第一寄存器有一個第二位，當所述第一處理器經(jīng)所述緩沖器從所述第二處理器接收錯誤數(shù)據(jù)塊時該第二位被所述第一處理器置位。7.按照權(quán)利要求2的系統(tǒng)，其中所述第二寄存器有一個第二位，當所述第二處理器經(jīng)所述緩沖器從所述第一處理器接收錯誤數(shù)據(jù)塊時該第二位被所述第二處理器置位。8.按照權(quán)利要求1的系統(tǒng)，其中所述第一寄存器有一個第二位，當所述第二處理器連接所述第一數(shù)據(jù)塊和隨后的數(shù)據(jù)塊時該第二位被所述第一處理器置位。9.按照權(quán)利要求2的系統(tǒng)，其中所述第二寄存器有一個第二位，當所述第一處理器連接所述第二數(shù)據(jù)塊和隨后的數(shù)據(jù)塊時所述第二位被該第二處理器置位。10.按照權(quán)利要求1的系統(tǒng)，其中所述第一寄存器有一個第二位，當與所述第一寄存器相關(guān)的擴展寄存器中的一位被置位時該第二位被所述第一處理器置位。11.按照權(quán)利要求1的系統(tǒng)，其中所述第二寄存器有一個第二位，當與所述第二寄存器相關(guān)的擴充寄存器中的一位被置位時該第二位被所述第二處理器置位。12.按照權(quán)利要求5的系統(tǒng)，其中在所述第二位被置位后，所述緩沖器的控制被交還給所述第二處理器。13.一種利用多個寄存器在主處理器和從處理器間進行數(shù)據(jù)傳輸?shù)逆溌穮f(xié)議實施，所述的寄存器包括一個命令寄存器，包括多個各自與一個功能相關(guān)的位，所述多個位可由所述主處理器置位，并由所述從處理器讀??；一個中斷寄存器，包括多個各自與一個功能相關(guān)的位，所述多個位可由所述從處理器置位，并由所述主處理器讀取；一個狀態(tài)寄存器，包括多個各自與由所述從處理器控制的設(shè)備的狀態(tài)有關(guān)的位，所述多個位可由所述主或從處理器讀取，并由所述從處理器置位；及用于暫時保持數(shù)據(jù)的至少一個數(shù)據(jù)緩沖器，數(shù)據(jù)流通過所述至少一個數(shù)據(jù)緩沖器由所述命令寄存器和中斷寄存器所控制。14.按照權(quán)利要求13的鏈路協(xié)議實施，其中所述主處理器是計算機中的處理器，所述從處理器是無線電調(diào)制解調(diào)器的一部分。15.按照權(quán)利要求14的鏈路協(xié)議實施，還包括一個用于在所述主處理器和所述從處理器間傳輸數(shù)據(jù)的PCMCIA接口。16.按照權(quán)利要求13的鏈路協(xié)議實施，還包括一個設(shè)備控制寄存器，包括多個各自與控制所述設(shè)備的功能相關(guān)的位，所述設(shè)備控制寄存器僅能由主處理器訪問。17.一種在第一和第二處理器間傳輸數(shù)據(jù)的方法，包括如下步驟從第一處理器將數(shù)據(jù)移至緩沖器；在預(yù)定數(shù)量的數(shù)據(jù)移入所述緩沖器后，在第一寄存器內(nèi)設(shè)置一個putdone標志；由所述第二處理器讀所述第一寄存器；及所述第二處理器從所述緩沖器取回所述預(yù)定數(shù)量的數(shù)據(jù)。18.按照權(quán)利要求17的方法，還包括如下步驟在所述第一寄存器中設(shè)置一個more標志，指明隨后的數(shù)據(jù)應(yīng)與移入所述緩沖器的數(shù)據(jù)相連接；及連接所述隨后的數(shù)據(jù)直至所述more標志復(fù)位。19.按照權(quán)利要求17的方法，還包括如下步驟確定所述取回的預(yù)定數(shù)量的數(shù)據(jù)是否為有效數(shù)據(jù)；及如果所述預(yù)定數(shù)量的數(shù)據(jù)是無效數(shù)據(jù)，則在所述第一寄存器中設(shè)置一個error標志。20.按照權(quán)利要求17的方法，還包括如下步驟從所述第二處理器將數(shù)據(jù)移至所述緩沖器；在預(yù)定數(shù)量的數(shù)據(jù)移入所述緩沖器后，在第二寄存器內(nèi)設(shè)置一個data-to-get標志；由所述第一處理器讀所述第二寄存器；及所述第一處理器從所述緩沖器取回所述預(yù)定數(shù)量的數(shù)據(jù)。21.按照權(quán)利要求17的方法，其中所述預(yù)定數(shù)量的數(shù)據(jù)是可變的，所述預(yù)定數(shù)量數(shù)據(jù)的長度由長度寄存器提供。22.一種控制第一處理器和第二處理器間數(shù)據(jù)流的方法，包括如下步驟從所述第一處理器傳輸數(shù)據(jù)至緩沖器；在所述數(shù)據(jù)傳輸完成后，保持所述第一處理器中的所述緩沖器的控制，以暫時中止數(shù)據(jù)流；及放棄所述緩沖器的控制，并由所述第二處理器從所述緩沖器取回所述數(shù)據(jù)。全文摘要描述了提供便于處理器間數(shù)據(jù)傳輸?shù)逆溌穮f(xié)議的方法和系統(tǒng)。通過提供命令和中斷源寄存器,可支持流控制、數(shù)據(jù)的段分割、和其他數(shù)據(jù)的功能性控制。一個示范性實施方案描述了用于在一個主處理器和一個無線電調(diào)制解調(diào)器間使用PCMCIA接口進行數(shù)據(jù)傳輸?shù)逆溌穮f(xié)議。文檔編號G06F15/16GK1185255SQ96194088公開日1998年6月17日申請日期1996年3月20日優(yōu)先權(quán)日1995年3月22日發(fā)明者H·E·維斯丁,J·O·特賴維松申請人:艾利森電話股份有限公司