專(zhuān)利名稱(chēng)：數(shù)/模轉(zhuǎn)換器接口裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種接口電路，特別是用于DAC與給定系統(tǒng)的其它元件連接的數(shù)/模轉(zhuǎn)換器(DAC)接口裝置。
一般來(lái)說(shuō)，一個(gè)需要外部DAC的設(shè)備通常包括一個(gè)內(nèi)部接口電路，以便適應(yīng)DAC的數(shù)據(jù)格式。然而，內(nèi)部DAC接口電路通常有一種固定下來(lái)的格式，這樣，它只能與一個(gè)特定的DAC連接。
因此，與接口電路相連的DAC類(lèi)型由于數(shù)據(jù)格式的不同而不能改變。
本發(fā)明的一個(gè)目的是提供一種能夠與多種類(lèi)型的DAC相連接的DAC接口裝置。
為了達(dá)到上述目標(biāo)，提供了一種DAC接口裝置，用作數(shù)/模轉(zhuǎn)換器與一個(gè)需要數(shù)/模轉(zhuǎn)換器的設(shè)備的接口，它包括數(shù)據(jù)輸入設(shè)備，用于響應(yīng)數(shù)據(jù)加載信號(hào)從設(shè)備接收并行數(shù)字?jǐn)?shù)據(jù)、儲(chǔ)存數(shù)據(jù)、并響應(yīng)第一和第二控制信號(hào)將其輸出；數(shù)據(jù)輸出設(shè)備，用于響應(yīng)第一和第二格式控制信號(hào)及左/右信號(hào)選擇性地輸出來(lái)自數(shù)據(jù)輸入設(shè)備的數(shù)據(jù)；系統(tǒng)時(shí)鐘發(fā)生設(shè)備，用于為數(shù)模轉(zhuǎn)換接口裝置產(chǎn)生一個(gè)主時(shí)鐘信號(hào)；比特時(shí)鐘發(fā)生設(shè)備，用于響應(yīng)格式控制信號(hào)，將主時(shí)鐘信號(hào)分頻并將分頻的主時(shí)鐘信號(hào)反相；控制時(shí)鐘發(fā)生設(shè)備，用于將分頻的主時(shí)鐘信號(hào)分頻并生成第一到第六控制時(shí)鐘信號(hào)來(lái)控制數(shù)/模轉(zhuǎn)換器；字時(shí)鐘發(fā)生設(shè)備，用于接收第一到第四控制時(shí)鐘信號(hào)及第四控制信號(hào)的反相信號(hào)，生成左取消信號(hào)和右取消信號(hào)，響應(yīng)第一和第二格式控制信號(hào)，選擇左取消信號(hào)和右信號(hào)之一，將所選的信號(hào)作為第四控制信號(hào)來(lái)輸出，并響應(yīng)第三格式控制信號(hào)，選擇控制時(shí)鐘信號(hào)和反相的第四控制信號(hào)中的一個(gè)，將所選的信號(hào)作為第三控制信號(hào)輸出；加載時(shí)鐘發(fā)生設(shè)備，用于接收控制時(shí)鐘信號(hào)和分頻的主時(shí)鐘信號(hào)并響應(yīng)格式控制信號(hào)輸出第二控制信號(hào)和數(shù)據(jù)加載信號(hào)；及第一“或”門(mén)，對(duì)第四控制信號(hào)和分頻的主時(shí)鐘信號(hào)進(jìn)行邏輯“或”操作并將結(jié)果作為第一控制信號(hào)輸出，其中第三格式控制信號(hào)由第二格式控制信號(hào)和反相的第一格式控制信號(hào)進(jìn)行“或非”操作而獲得，而左/右信號(hào)決定輸出到數(shù)/模轉(zhuǎn)換器的數(shù)據(jù)調(diào)整方式。
通過(guò)參照附圖，對(duì)一個(gè)優(yōu)選實(shí)施方案進(jìn)行詳細(xì)描述，本發(fā)明上述的目標(biāo)和優(yōu)點(diǎn)會(huì)變得更加清晰明確

圖1是依據(jù)本發(fā)明的數(shù)/模轉(zhuǎn)換器(DAC)接口裝置的方塊圖；圖2是依據(jù)本發(fā)明的DAC接口電路詳細(xì)電路圖；圖3A是圖2所示DAC接口裝置中左/右信號(hào)的時(shí)序圖；圖3B是在DA1和DA2為“00”的情況下，DAC接口裝置中第三控制信號(hào)的時(shí)序圖；圖3C是在DA1和DA2為“00”的情況下，DAC接口裝置數(shù)據(jù)輸出部分的串行數(shù)據(jù)輸出的時(shí)序圖；圖3D是在DA1和DA2為“10”的情況下，DAC接口裝置數(shù)據(jù)輸出部分的串行數(shù)據(jù)輸出的時(shí)序圖；圖3E是在DA1和DA2為“01”的情況下，DAC接口裝置中第三控制信號(hào)的時(shí)序圖；圖3F是在DA1和DA2為“01”的情況下，DAC接口裝置數(shù)據(jù)輸出部分的串行數(shù)據(jù)輸出的時(shí)序圖；圖3G是在DA1和DA2為“11”的情況下，DAC接口裝置中第三控制信號(hào)的時(shí)序圖；圖3H是在DA1和DA2為“11”的情況下，DAC接口裝置數(shù)據(jù)輸出部分的串行數(shù)據(jù)輸出的時(shí)序圖；圖1中依據(jù)本發(fā)明的DAC接口裝置包括一個(gè)系統(tǒng)時(shí)鐘信號(hào)發(fā)生器10，一個(gè)比特時(shí)鐘發(fā)生器12，一個(gè)控制時(shí)鐘發(fā)生器14，一個(gè)反相器16，一個(gè)或非門(mén)18，一個(gè)字時(shí)鐘發(fā)生器20，一個(gè)反相器22，一個(gè)“或”門(mén)24，一個(gè)加載時(shí)鐘發(fā)生器26，一個(gè)左/右信號(hào)發(fā)生器28，數(shù)據(jù)輸入部分30和數(shù)據(jù)輸出部分32。
圖1中所示的數(shù)據(jù)輸入部分30響應(yīng)來(lái)自加載時(shí)鐘發(fā)生器26的數(shù)據(jù)加載信號(hào)DL，接收及儲(chǔ)存一個(gè)輸入到輸入終端IN的N比特并行數(shù)字?jǐn)?shù)據(jù)信號(hào)，并響應(yīng)分別由“或”門(mén)24和加載時(shí)鐘發(fā)生器26輸出的第一和第二控制信號(hào)C1和C2，將儲(chǔ)存的數(shù)據(jù)輸出到數(shù)據(jù)輸出部分32。
數(shù)據(jù)輸出部分32響應(yīng)第一和第二格式控制信號(hào)DA1和DA2及左/右信號(hào)L/R，通過(guò)輸出終端OUT1，選擇性地將從數(shù)據(jù)輸入部分30輸入的數(shù)據(jù)串行輸出。系統(tǒng)時(shí)鐘發(fā)生器10為依據(jù)本發(fā)明的DAC接口裝置產(chǎn)生一個(gè)主時(shí)鐘信號(hào)。
比特時(shí)鐘發(fā)生器12響應(yīng)來(lái)自“或非”門(mén)18的第三格式控制信號(hào)FC，將主時(shí)鐘信號(hào)分頻，并通過(guò)輸出終端OUT2把分頻的主時(shí)鐘信號(hào)作為控制DAC(未顯示)的信號(hào)輸出，以便DAC接收通過(guò)輸出終端OUT1輸出的串行數(shù)據(jù)。
控制時(shí)鐘信號(hào)發(fā)生部分14響應(yīng)分頻的主時(shí)鐘信號(hào)，產(chǎn)生控制DAC的控制時(shí)鐘信號(hào)。字時(shí)鐘發(fā)生器20輸入控制時(shí)鐘信號(hào)和第四控制信號(hào)C4的反轉(zhuǎn)信號(hào)，響應(yīng)第一和第二格式控制信號(hào)DA1和DA2及第三格式控制信號(hào)FC，選擇這些信號(hào)中的一個(gè)，通過(guò)輸出終端OUT3輸出第三控制信號(hào)C3，來(lái)控制由數(shù)據(jù)輸出部分32到DAC的數(shù)據(jù)輸出，并將第四控制信號(hào)C4輸出到“或”門(mén)24。
加載時(shí)鐘發(fā)生器26接收控制時(shí)鐘信號(hào)和分頻的主時(shí)鐘信號(hào)并響應(yīng)格式控制信號(hào)FC，把第二控制信號(hào)C2和數(shù)據(jù)加載信號(hào)DL輸出到數(shù)據(jù)輸入部分30?！盎颉遍T(mén)24接收第四控制信號(hào)C4和分頻的主時(shí)鐘信號(hào)，并將第一控制信號(hào)C1輸出到數(shù)據(jù)輸入部分30。在這里，左/右信號(hào)L/R用于對(duì)輸出到DAC的數(shù)據(jù)進(jìn)行分類(lèi)。
圖2是依據(jù)本發(fā)明的DAC接口電路的詳細(xì)電路圖。
在圖2中，系統(tǒng)時(shí)鐘發(fā)生器10包括一個(gè)振蕩器50，用于生成一個(gè)具有預(yù)定頻率的信號(hào)；和一個(gè)分頻器52，用于以預(yù)定數(shù)目將振蕩器50輸出的信號(hào)分頻，并把分頻的信號(hào)作為主時(shí)鐘信號(hào)輸出。
比特時(shí)鐘發(fā)生器12包括第一觸發(fā)器54，其反相輸出與輸入端相連；第一多路轉(zhuǎn)換器56，用于響應(yīng)格式控制信號(hào)FC，選擇第一觸發(fā)器54的輸出或主時(shí)鐘信號(hào)，并將所選的信號(hào)作為分頻的主時(shí)鐘信號(hào)輸出；及第一反相器57，用于反轉(zhuǎn)分頻的主時(shí)鐘信號(hào)并通過(guò)輸出終端OUT2將其輸出。比特時(shí)鐘發(fā)生器通過(guò)第一觸發(fā)器54的時(shí)鐘輸入端接收主時(shí)鐘信號(hào)。
由計(jì)數(shù)器14構(gòu)成的控制時(shí)鐘發(fā)生器14接收分頻的主時(shí)鐘信號(hào)，對(duì)這個(gè)信號(hào)反復(fù)計(jì)數(shù)，并分別通過(guò)輸出終端Q5、Q4、Q3、Q2、Q1和Q0將計(jì)數(shù)的值作為第六、第五、第四、第三、第二和第一控制時(shí)鐘信號(hào)輸出。
字時(shí)鐘信號(hào)發(fā)生部分20包括62、64、66、68、60和70?！盎颉遍T(mén)62接收第三和第四控制時(shí)鐘信號(hào)并對(duì)其執(zhí)行邏輯“或”運(yùn)算。或門(mén)62的輸出和第二控制時(shí)鐘信號(hào)輸入到第一“與”門(mén)64，并進(jìn)行邏輯“與”操作。第三和第四控制時(shí)鐘信號(hào)輸入到第二“與”門(mén)66，并進(jìn)行邏輯“與”操作。第二“與”門(mén)66的輸出和第五控制時(shí)鐘信號(hào)輸入到“或非”門(mén)68，并進(jìn)行“或非”操作?！盎蚍恰遍T(mén)68的輸出、第一“與”門(mén)64的輸出或第一電源電壓Vss輸入到第二多路轉(zhuǎn)換器60，后者響應(yīng)第一和第二格式控制信號(hào)DA1和DA2，選擇這些輸入信號(hào)中的一個(gè)，并將所選信號(hào)作為第四控制信號(hào)C4輸出。第三多路轉(zhuǎn)換器70輸入反轉(zhuǎn)的第四控制信號(hào)C4和第四控制時(shí)鐘信號(hào)，響應(yīng)格式控制信號(hào)FC，選擇輸入信號(hào)中的一個(gè)，并將所選信號(hào)作為第三控制信號(hào)C3輸出。
第四多路轉(zhuǎn)換器71，用作左/右信號(hào)發(fā)生器28，輸入第五或第六控制時(shí)鐘信號(hào)，響應(yīng)格式控制信號(hào)FC，選擇輸入信號(hào)之一，并將所選信號(hào)作為左/右信號(hào)L/R輸出。
加載時(shí)鐘信號(hào)發(fā)生部分26包括72、76、74、78和80。第五多路轉(zhuǎn)換器72響應(yīng)格式控制信號(hào)FC，選擇第六控制時(shí)鐘信號(hào)和第二電源電壓Vcc之一。第三“與”門(mén)76對(duì)第一、第二和第三控制時(shí)鐘信號(hào)進(jìn)行邏輯“與”操作。第四“與”門(mén)74對(duì)第四、第五控制時(shí)鐘信號(hào)和第五多路轉(zhuǎn)換器72的輸出進(jìn)行邏輯“與”操作?！芭c非”門(mén)78輸入第三和第四與門(mén)76和74的輸出，并對(duì)其進(jìn)行邏輯“與非”操作，將結(jié)果作為數(shù)據(jù)加載信號(hào)DL輸出。第三“或”門(mén)80輸入“與非”門(mén)78的輸出和來(lái)自第一多路轉(zhuǎn)換器56的分頻時(shí)鐘信號(hào)，對(duì)其進(jìn)行邏輯“或”操作，并將結(jié)果作為第二控制信號(hào)C2輸出。
數(shù)據(jù)輸入部分30包括84、82、86和88。第六多路轉(zhuǎn)換器84接收一個(gè)并行輸入數(shù)據(jù)、其自身輸出比特中的一個(gè)預(yù)定比特、和一個(gè)第一電源電Vss，并響應(yīng)數(shù)據(jù)加載信號(hào)DL，從這些輸入信號(hào)中選擇一個(gè)信號(hào)。第五“與”門(mén)82對(duì)第一和第二控制信號(hào)C1和C2作邏輯“與”操作。第二觸發(fā)器86接收第六多路轉(zhuǎn)換器84的輸出作為數(shù)據(jù)輸入，接收第五“與”門(mén)82的輸出作為時(shí)鐘輸入，并根據(jù)時(shí)鐘輸入信號(hào)將輸入數(shù)據(jù)輸出到數(shù)據(jù)輸出部分32。第三觸發(fā)器88接收來(lái)自第二觸器86的串行數(shù)據(jù)的最后一個(gè)比特作為數(shù)據(jù)輸入，根據(jù)加到時(shí)鐘(ck)端信號(hào)，接收第五與門(mén)82的輸出作為時(shí)鐘輸入，并根據(jù)時(shí)鐘輸入將輸入數(shù)據(jù)輸出到數(shù)據(jù)輸出部分32。
數(shù)據(jù)輸出部分32包括90和92。第七多路轉(zhuǎn)換器90接收第二觸發(fā)器86的正相輸出Q中的預(yù)定數(shù)據(jù)位，并響應(yīng)左/右信號(hào)L/R，選擇性地輸出接收的數(shù)據(jù)。第八多路轉(zhuǎn)換器92接收第二和第三觸器86和88的輸出及第七多路轉(zhuǎn)換器90的輸出，響應(yīng)第一和第二格式控制信號(hào)DA1和DA2，選擇性地將輸入之一通過(guò)輸出端OUT1作為串行數(shù)據(jù)輸出。
圖3A是左/右信號(hào)的時(shí)序圖。圖3B和圖3C分別是當(dāng)?shù)谝缓偷诙袷娇刂菩盘?hào)DA1和DA2為“00”(是指DA1為‘0’，DA2為‘0’，后面的表示方法相同)時(shí)，第三控制信號(hào)C3和數(shù)據(jù)輸出部分32串行數(shù)據(jù)輸出的時(shí)序圖，表示一個(gè)20位12S右對(duì)齊數(shù)據(jù)格式。圖3D是當(dāng)DA1和DA2為“10”時(shí)，數(shù)據(jù)輸出部分32的串行數(shù)據(jù)輸出的時(shí)序圖，它表示一個(gè)16位右對(duì)齊的日本數(shù)據(jù)格式。圖3E和3F分別是當(dāng)?shù)谝缓偷诙袷娇刂菩盘?hào)DA1和DA2為“01”時(shí)，第三控制信號(hào)C3和數(shù)據(jù)輸出部分32串行數(shù)據(jù)輸出的時(shí)序圖，表示一個(gè)20位左對(duì)齊數(shù)據(jù)格式。圖3G和3H分別是當(dāng)?shù)谝缓偷诙袷娇刂菩盘?hào)DA1和DA2為“11”時(shí)，第三控制信號(hào)C3和數(shù)據(jù)輸出部分32串行數(shù)據(jù)輸出的時(shí)序圖，表示一個(gè)20位右對(duì)齊數(shù)據(jù)格式。
出于方便的原因，假設(shè)并行數(shù)據(jù)由40位構(gòu)成。
依據(jù)本發(fā)明的DAC接口裝置根據(jù)第一和第二格式控制信號(hào)DA1和DA2識(shí)別DAC的適當(dāng)類(lèi)型，并如圖3C、3D、3F和3H所示，以適當(dāng)?shù)臄?shù)據(jù)格式向DAC輸出數(shù)據(jù)。
圖1中所示的數(shù)據(jù)輸入部分30響應(yīng)數(shù)據(jù)加載信號(hào)DL接收40位并行數(shù)據(jù)并在第二控制信號(hào)C2的有效期間與第一控制信號(hào)C1同步在第二觸發(fā)器86中儲(chǔ)存數(shù)據(jù)。數(shù)據(jù)輸出部分32接收由數(shù)據(jù)輸入部分30串行輸入的40位數(shù)據(jù)并通過(guò)輸出終端OUT1輸出這些數(shù)據(jù)。當(dāng)DA1和DA2為‘00’時(shí)，輸出部分32通過(guò)輸出終端OUT1輸出在第三觸發(fā)器88中被延遲1比特的信號(hào)。當(dāng)DA1和DA2為‘10’時(shí)，從第七多路轉(zhuǎn)換器90通過(guò)輸出終端OUT1串行輸出數(shù)據(jù)。當(dāng)DA1和DA2為其它值時(shí)，來(lái)自數(shù)據(jù)輸入部分30的串行數(shù)據(jù)立刻通過(guò)輸出終端OUT1被輸出到外部DAC。
系統(tǒng)時(shí)鐘信號(hào)發(fā)生部分10將振蕩器50的頻率33.868MHz除以12，并把結(jié)果信號(hào)作為本發(fā)明DAC接口裝置的主時(shí)鐘信號(hào)輸出。
比特時(shí)鐘發(fā)生器12產(chǎn)生比特時(shí)鐘信號(hào)，用于對(duì)輸出終端OUT1來(lái)的輸出數(shù)據(jù)比特分類(lèi)。當(dāng)DA1和DA2為‘10’時(shí)，比特時(shí)鐘發(fā)生器12將主時(shí)鐘信號(hào)的頻率除以2并將分頻后的信號(hào)反轉(zhuǎn)，通過(guò)輸出終端OUT2作為比特時(shí)鐘輸出。當(dāng)DA1和DA2為‘10’之外的其它值時(shí)，比特時(shí)鐘發(fā)生器將主時(shí)鐘信號(hào)反轉(zhuǎn)，作為比特時(shí)鐘輸出。
圖2中所示的計(jì)數(shù)器58是一個(gè)模64增量計(jì)數(shù)器(Mod-64 up-counter)。當(dāng)DA1和DA2為‘10’時(shí)，計(jì)數(shù)器58接收分頻的主時(shí)鐘信號(hào)，或者當(dāng)DA1和DA2為‘10’之外的其它值時(shí)，計(jì)數(shù)器58從第一多路轉(zhuǎn)換器56接收主時(shí)鐘信號(hào)。在執(zhí)行計(jì)數(shù)操作時(shí)，計(jì)數(shù)器58輸出多個(gè)分頻的信號(hào)。從端口Q0到Q6的輸出信號(hào)頻率分別為輸入時(shí)鐘除以2、4、8、16、32和64。在分頻信號(hào)的基礎(chǔ)上，字時(shí)鐘發(fā)生器20、加載時(shí)鐘發(fā)生器26和左/右時(shí)鐘發(fā)生器28分別產(chǎn)生控制時(shí)鐘信號(hào)。
右/左信號(hào)發(fā)生器28通過(guò)輸出終端OUT4輸出左/右信號(hào)L/R。這里，左/右信號(hào)用于區(qū)分到DAC的數(shù)據(jù)輸出應(yīng)該右對(duì)齊還是左對(duì)齊。在DA1和DA2為‘10’時(shí)，頻率為主時(shí)鐘信號(hào)除以32的信號(hào)作為左/右信號(hào)產(chǎn)生。然而在其它情況下，頻率為主時(shí)鐘信號(hào)除以64的信號(hào)作為左/右信號(hào)產(chǎn)生。左/右信號(hào)輸出到數(shù)據(jù)輸出部分32并通過(guò)輸出終端OUT4輸出到DAC。
下面描述在各個(gè)模式下，根據(jù)DA1和DA2所作的操作。
當(dāng)DA1和DA2為‘00’時(shí)，如圖3A所示，在左/右信號(hào)的一個(gè)周期中，從第五“與”門(mén)82輸出的信號(hào)SCLK并不連續(xù)產(chǎn)生。特別是，當(dāng)?shù)谌刂菩盘?hào)C3處于低電平時(shí)，由于從“或非”門(mén)68來(lái)的信號(hào)LCS12阻塞或取消了信號(hào)SCLK的左邊12位，信號(hào)SCLK不產(chǎn)生，這要持續(xù)12個(gè)比特時(shí)鐘周期，在圖3B中用204表示。然而，當(dāng)?shù)谌刂菩盘?hào)C3處于高電平時(shí)，信號(hào)SCLK可以產(chǎn)生，這由圖3B中的206表示，會(huì)持續(xù)20個(gè)比特時(shí)鐘周期。只要信號(hào)SCLK產(chǎn)生，儲(chǔ)存在數(shù)據(jù)輸入部分30的數(shù)據(jù)就被位移成與信號(hào)SCLK同步，并且20比特的數(shù)據(jù)通過(guò)輸出終端OUT1串行輸出，如圖3C中208所示。
如果DA1和DA2為‘11’，所執(zhí)行的操作相類(lèi)似。也就是，當(dāng)?shù)谌刂菩盘?hào)C3處于低電平時(shí)，由于來(lái)自“或非”門(mén)68的信號(hào)LCS12阻塞或取消了信號(hào)SCLK的左邊12位，信號(hào)SCLK不產(chǎn)生，這會(huì)持續(xù)12個(gè)比特時(shí)鐘周期，在圖3G中用224表示。然而，當(dāng)?shù)谌刂菩盘?hào)C3處于高電平時(shí)，信號(hào)SCLK產(chǎn)生，持續(xù)20個(gè)比特時(shí)鐘周期，在圖3G中用226表示。只要信號(hào)SCLK產(chǎn)生，儲(chǔ)存在數(shù)據(jù)輸入部分30的數(shù)據(jù)就被位移成與信號(hào)SCLK同步，20比特的數(shù)據(jù)通過(guò)輸出終端OUT1被串行輸出，如圖3H中228所示。
如果DA1和DA2為‘10’，當(dāng)?shù)谌盘?hào)C3處于低電平時(shí)，信號(hào)SCLK產(chǎn)生16次。當(dāng)?shù)谌刂菩盘?hào)C3處于低電平時(shí)，信號(hào)SCLK也產(chǎn)生16次。于是，在第三控制信號(hào)C3的一個(gè)周期中，儲(chǔ)存在數(shù)據(jù)輸入部分30中的32比特?cái)?shù)據(jù)被位移成與信號(hào)SCLK同步，通過(guò)輸出終端OUT1串行輸出，如圖3D中212所示。
如果DA1和DA2為‘01’，在如圖3A所示的左/右信號(hào)的一個(gè)周期中，從第五“與”門(mén)82輸出的信號(hào)SCLK不連續(xù)產(chǎn)生。具體地，當(dāng)?shù)谌盘?hào)C3處于高電平時(shí)，信號(hào)SCLK產(chǎn)生，如圖3E中216所示，持續(xù)20個(gè)比特時(shí)鐘周期。然而，當(dāng)?shù)谌刂菩盘?hào)C3處于低電平時(shí)，由于從“與”門(mén)64來(lái)的信號(hào)RCS12阻塞或取消信號(hào)SCLK的右邊12位，信號(hào)SCLK不產(chǎn)生，這種情況持續(xù)12個(gè)比特時(shí)鐘周期，如圖3E中218所示。只要信號(hào)SCLK產(chǎn)生，儲(chǔ)存在數(shù)據(jù)輸入部分30中的數(shù)據(jù)被位移成與信號(hào)SCLK同步，并且20比特的數(shù)據(jù)通過(guò)輸出終端OUT1串行輸出，如圖3F中220所示。
如上所述，依據(jù)本發(fā)明的DAC接口裝置使一種裝置有可能與一個(gè)期望的外部DAC連接，而不管DAC要求何種數(shù)據(jù)格式。
權(quán)利要求
1.一個(gè)數(shù)/模轉(zhuǎn)換器接口裝置，用于為數(shù)/模轉(zhuǎn)換器和需要所述數(shù)/模轉(zhuǎn)換器的部件之間提供接口，包括數(shù)據(jù)輸入設(shè)備，用于響應(yīng)數(shù)據(jù)加載信號(hào)，接收來(lái)自所述部件的并行數(shù)字?jǐn)?shù)據(jù)，儲(chǔ)存它們并響應(yīng)第一和第二控制信號(hào)輸出數(shù)據(jù)；數(shù)據(jù)輸出設(shè)備，用于響應(yīng)第一和第二格式控制信號(hào)及左/右信號(hào)，選擇性地輸出從所述數(shù)據(jù)輸入設(shè)備輸入的數(shù)據(jù)；系統(tǒng)時(shí)鐘發(fā)生設(shè)備，用于為所述數(shù)模轉(zhuǎn)換接口裝置產(chǎn)生一個(gè)主時(shí)鐘信號(hào)；比特時(shí)鐘發(fā)生設(shè)備，用于響應(yīng)格式控制信號(hào)，對(duì)主時(shí)鐘信號(hào)分頻，并反轉(zhuǎn)分頻的主時(shí)鐘信號(hào)；控制時(shí)鐘發(fā)生設(shè)備，用于對(duì)分頻的主時(shí)鐘信號(hào)分頻，并產(chǎn)生第一到第六控制時(shí)鐘信號(hào)來(lái)控制所述數(shù)/模轉(zhuǎn)換器；字時(shí)鐘發(fā)生設(shè)備，用于接收第一到第四控制時(shí)鐘信號(hào)和第四控制信號(hào)的反轉(zhuǎn)信號(hào)，生成一個(gè)左取消信號(hào)和一個(gè)右取消信號(hào)，響應(yīng)第一和第二格式控制信號(hào)，選擇左取消信號(hào)和右取消信號(hào)之一，將所選的信號(hào)作為第四控制信號(hào)輸出，并響應(yīng)第三格式控制信號(hào)，選擇控制時(shí)鐘信號(hào)和第四控制信號(hào)的反轉(zhuǎn)信號(hào)之一，將所選信號(hào)作為第三控制信號(hào)輸出；加載時(shí)鐘發(fā)生設(shè)備，用于接收所述控制時(shí)鐘信號(hào)和所述分頻主時(shí)鐘信號(hào)并響應(yīng)所述格式控制信號(hào)，輸出所述第二控制信號(hào)和所述數(shù)據(jù)加載信號(hào)；及第一“或”門(mén)，用于對(duì)第四控制信號(hào)和分頻主時(shí)鐘信號(hào)進(jìn)行邏輯“或”運(yùn)算，并將結(jié)果作為第一控制信號(hào)輸出，其中，第三格式控制信號(hào)通過(guò)對(duì)第二格式控制信號(hào)和第一格式控制信號(hào)的反轉(zhuǎn)信號(hào)進(jìn)行“或非”操作而得到，左/右信號(hào)決定對(duì)輸出到所述數(shù)/模轉(zhuǎn)換器的數(shù)據(jù)所作的調(diào)整。
2.權(quán)利要求1中的數(shù)/模轉(zhuǎn)換器接口裝置，其中所述系統(tǒng)時(shí)鐘發(fā)生設(shè)備包括振蕩設(shè)備，用于產(chǎn)生一個(gè)具有預(yù)定頻率的信號(hào)；和分頻設(shè)備，用于以一個(gè)預(yù)定數(shù)目對(duì)所述振蕩設(shè)備輸出的信號(hào)頻率進(jìn)行分頻，并將分頻的信號(hào)作為主時(shí)鐘信號(hào)輸出。
3.權(quán)利要求1中的數(shù)/模轉(zhuǎn)換器接口裝置，其中所述位時(shí)鐘發(fā)生設(shè)備包括第一觸發(fā)器，用于接收主時(shí)鐘信號(hào)作為時(shí)鐘輸入，并接收其反相輸出作為數(shù)據(jù)輸入；第一多路轉(zhuǎn)換器，用于接收所述第一觸發(fā)器的輸出信號(hào)和主時(shí)鐘信號(hào)，響應(yīng)所述格式控制信號(hào)，選擇所接收的信號(hào)之一，并將所選信號(hào)作為分頻的主時(shí)鐘信號(hào)輸出；及第一反相器，用于反轉(zhuǎn)分頻的主時(shí)鐘信號(hào)并將反轉(zhuǎn)的信號(hào)輸出到所述數(shù)/模轉(zhuǎn)換器，以便用反轉(zhuǎn)的信號(hào)控制所述數(shù)/模轉(zhuǎn)換器的串行數(shù)據(jù)輸入。
4.權(quán)利要求1中的數(shù)/模轉(zhuǎn)換器接口裝置，其中所述控制時(shí)鐘發(fā)生設(shè)備包括一個(gè)計(jì)數(shù)器，用于接收分頻的主時(shí)鐘信號(hào)，對(duì)接收的信號(hào)計(jì)數(shù)，并將計(jì)數(shù)值的每一個(gè)比特作為第一、第二、第三、第四、第五和第六控制時(shí)鐘信號(hào)輸出。
5.權(quán)利要求4中的數(shù)/模轉(zhuǎn)換器接口裝置，其中所述字時(shí)鐘發(fā)生設(shè)備包括第二“或”門(mén)，用于對(duì)第三和第四控制時(shí)鐘信號(hào)進(jìn)行邏輯“或”操作；第一“與”門(mén)，用于對(duì)所述第二“或”門(mén)的輸出和第五控制時(shí)鐘信號(hào)進(jìn)行邏輯“與”操作；第二“與”門(mén)，用于對(duì)第三和第四控制時(shí)鐘信號(hào)進(jìn)行邏輯“與”操作；“或非”門(mén)，用于對(duì)所述第二“與”門(mén)的輸出和第五控制時(shí)鐘信號(hào)進(jìn)行邏輯“或非”操作；第二多路轉(zhuǎn)換器，用于接收所述“或非”門(mén)的輸出、所述第一“與”門(mén)的輸出和第一電源電壓電平，并響應(yīng)第一和第二格式控制信號(hào)，選擇性地輸出輸入信號(hào)中的一個(gè)；和第三多路轉(zhuǎn)換器，用于接收第四控制信號(hào)的反轉(zhuǎn)信號(hào)和第四控制時(shí)鐘信號(hào)，響應(yīng)第三格式控制信號(hào)，選擇這些信號(hào)之一，并將所選信號(hào)作為第四控制信號(hào)輸出。
6.權(quán)利要求4中的數(shù)/模轉(zhuǎn)換器接口裝置，還包括第四多路轉(zhuǎn)換器，用于接收第五和第六控制時(shí)鐘信號(hào)并響應(yīng)格式控制信號(hào)，選擇性地將這些信號(hào)之一作為所述左/右信號(hào)輸出。
7.權(quán)利要求4中的數(shù)/模轉(zhuǎn)換器接口裝置，其中所述加載時(shí)鐘發(fā)生設(shè)備包括第五多路轉(zhuǎn)換器，用于接收第一控制時(shí)鐘信號(hào)和第二電源電壓電平，并響應(yīng)格式控制信號(hào)，選擇性地輸出這些信號(hào)之一；第三“與”門(mén)，用于對(duì)第一、第二和第三控制時(shí)鐘信號(hào)進(jìn)行邏輯“與”操作；第四“與”門(mén)，用于對(duì)第三和第四控制時(shí)鐘信號(hào)及所述第五多路轉(zhuǎn)換器的輸出進(jìn)行邏輯“與”操作；一個(gè)“與非”門(mén)，用于對(duì)所述第三和第四“與”門(mén)的輸出進(jìn)行邏輯“與非”操作，并將結(jié)果作為所述數(shù)據(jù)加載信號(hào)輸出；和第三“或”門(mén)，用于對(duì)所述“與非”門(mén)的輸出和所述分頻主時(shí)鐘信號(hào)進(jìn)行邏輯“或”操作，并將操作結(jié)果作為所述第二控制信號(hào)輸出。
8.權(quán)利要求5中的數(shù)/模轉(zhuǎn)換器接口裝置，其中所述數(shù)據(jù)輸入設(shè)備包括第六多路轉(zhuǎn)換器，用于響應(yīng)所述數(shù)據(jù)加載信號(hào)，選擇性地輸出所述并行輸入數(shù)據(jù)、所述數(shù)據(jù)輸入設(shè)備輸出中的預(yù)定比特和第一電源電壓電平中一個(gè)；第五“與”門(mén)，用于對(duì)所述第一和第二控制信號(hào)進(jìn)行邏輯“與”操作；第二觸發(fā)器，用于接收所述第五“與”門(mén)的輸出，作為時(shí)鐘輸入，接收所述第六多路轉(zhuǎn)換器的輸出，作為數(shù)據(jù)輸入，并將所接收的信號(hào)輸出到所述數(shù)據(jù)輸出設(shè)備；和第三觸發(fā)器，用于接收來(lái)自所述第二觸發(fā)器的信號(hào)輸出的最后一個(gè)比特作為數(shù)據(jù)輸入，接收所述第五“與”門(mén)的輸出作為時(shí)鐘輸入，并與時(shí)鐘輸入同步將接收到的信號(hào)輸出到所述數(shù)據(jù)輸出設(shè)備。
9.權(quán)利要求8中的數(shù)/模轉(zhuǎn)換器接口裝置，其中所述數(shù)據(jù)輸出設(shè)備包括第七多路轉(zhuǎn)換器，用于接收所述第二觸發(fā)器輸出信號(hào)的預(yù)定比特，并響應(yīng)所述左/右信號(hào)，選擇性地輸出它們；和第八多路轉(zhuǎn)換器，用于接收所述第二和第三觸發(fā)器的輸出及所述第七多路轉(zhuǎn)換器的輸出，并響應(yīng)第一和第二格式控制信號(hào)，選擇性地將它們作為所述并行數(shù)據(jù)的串行表示輸出到所述數(shù)/模轉(zhuǎn)換器中。
全文摘要
本發(fā)明提供了一種數(shù)模轉(zhuǎn)換器(DAC)接口裝置。本裝置用于連接DAC和一個(gè)需要DAC的設(shè)備，它包括數(shù)據(jù)輸入器、數(shù)據(jù)輸出器、系統(tǒng)時(shí)鐘發(fā)生器、比特時(shí)鐘發(fā)生器、控制時(shí)鐘發(fā)生器、字時(shí)鐘發(fā)生器、加載時(shí)鐘發(fā)生器和第一或門(mén)依據(jù)本發(fā)明的DAC接口裝置使一個(gè)裝置有可能與一個(gè)期望的外部DAC接口，而不管DAC要求何種數(shù)據(jù)格式。
文檔編號(hào)G06F3/05GK1157507SQ9611673
公開(kāi)日1997年8月20日 申請(qǐng)日期1996年12月27日 優(yōu)先權(quán)日1995年12月29日
發(fā)明者白云光 申請(qǐng)人:三星電子株式會(huì)社