專利名稱：包括數(shù)據(jù)通信總線的電路的制作方法
技術領域：
本發(fā)明涉及包括有多個子電路與之相連的通信總線的電路，通過以支配(dominant)方式或退后(recessive)方式輪流驅動總線，安排每個子電路傳輸數(shù)據(jù)，當任何一個子電路以支配方式驅動總線時，該總線進入支配狀態(tài)，而當所有子電路以退后方式驅動總線時，該總線進入退后狀態(tài)，通過檢測總線的狀態(tài)，安排子電路接收數(shù)據(jù)，所述總線包括通過中繼器接口互連的第一和第二總線線路，在該電路中，第一和第二總線線路中的每一條具有至少一個子電路與之相連，支配狀態(tài)和退后狀態(tài)分別對應第一和第二總線線路上的支配電平和退后電平，中繼器接口提供第一和第二總線線路上的邏輯對應的電位。
這種電路可以從Philips Semiconductors出版的“IC20 DataHandbook 1994”的第四部分了解到。這一出版物描述了一種數(shù)據(jù)通信總線(12C總線)和中繼器接口(82B715 IC)。
包括12C總線的電路中的子電路通過總線線路(SDA線路)通信。子電路連同這一總線線路構成線連“與”電路。于是每個子電路可以將總線線路上的電位下拉到低電位，即“支配”電平。如果沒有子電路將線路上的電位下拉，那么總線線路上的電位呈現(xiàn)高電位，即“退后”電平。
上述情況適用于數(shù)據(jù)通信和仲裁。在數(shù)據(jù)通信的情況下，一個子電路作為發(fā)送機，一個(或多個)子電路作為接收機。通過交替地將總線線路上的電位驅動到其支配電平并且再將它釋放，發(fā)送機控制總線線路上的電位。出現(xiàn)這種現(xiàn)象的瞬間取決于將要發(fā)送的數(shù)據(jù)。接收機在連續(xù)的瞬間檢測總線線路上的電位，并從中得到發(fā)送的數(shù)據(jù)。
每個子電路可以作為一個發(fā)送機。這是因為只要其它電路不驅動總線線路到其支配電平，每個子電路就可以控制總線線路上的電位。此外，每個子電路也可以作為一個接收機。于是通過總線線路就可以實現(xiàn)在各種子電路對之間進行通信。
仲裁用來當數(shù)據(jù)通信時，由于其它子電路不希望地驅動總線線路到支配狀態(tài)，確保發(fā)送機未受干擾。因此，通過仲裁階段，優(yōu)先進行數(shù)據(jù)通信。
在仲裁階段，允許希望控制總線線路的各個子電路將總線線路上的電位驅動到支配電平。在仲裁階段，這些子電路還將再次釋放總線線路上的電位，并且接著檢測該電位。連續(xù)的支配電平表示另一個子電路希望控制總線線路。然后，檢測這一情況的子電路解除仲裁，并且使總線線路上的電位不受約束。
中繼器接口用來進行兩條總線線路之間的透明互連。一些子電路與每條總線線路相連。中繼器接口確保當從每個單獨的子電路的角度來看，好象所有其它子電路只與一條總線線路相連。
這意味著，如果單獨的子電路將與之相連的總線線路上的電位驅動到支配電平，那么中繼器接口確保其它總線線路上的電位也呈現(xiàn)支配電平。如果沒有子電路驅動其總線線路到支配電平，那么在兩條總線線路上的電位呈現(xiàn)退后電平。
總線特別是用來在不同的集成電路中的子電路之間進行通信。希望在一個電路結構中使用幾個這樣的集成電路，即使當所述集成電路是用不同的電源電壓工作的。特別希望能夠在以第一電源電壓工作的第一集成電路中的子電路和不適用第一電源電壓的第二集成電路中的子電路之間進行數(shù)據(jù)交換。
在已知的電路中，必須使所有的子電路都以總線線路上的相同的退后電平和相同的支配電平工作。這些電平對應于電源端的電位，并由此而來。因此，如果這些子電路中的一個以一種電源電壓工作，而該電源電壓卻不適用于其它子電路，那么通過不同的集成電路中的子電路之間的總線進行數(shù)據(jù)通信是不可能的。
這一問題原則上可以通過選擇支配電平與退后電平之間的差值，使之小于以最高電源電壓工作的集成電路的電源端上的電位之間的差值來加以解決。然而，這將意味著必須特別設計這些集成電路，以便與其它集成電路進行通信。
此外，從節(jié)約能量的觀點來看，希望當不需要一部分子電路時，可以停止向這些子電路供電。然而對其它子電路之間的數(shù)據(jù)通信而言，總線線路上的電位的改變將仍是可能的。這些電位的改變將損壞停止供電的子電路，或者這些子電路將妨礙總線線路上的電位改變。
本發(fā)明的一個主要目的是提供一種電路，其中包括在以不同電源電壓工作的不同集成電路中的子電路之間進行數(shù)據(jù)通信是可能的。
根據(jù)本發(fā)明的電路的特征在于該電路包括這樣的裝置，該裝置使得第一和第二總線線路上的電位在無支配驅動時呈現(xiàn)相應的退后電平并相互無關，以及當?shù)谝缓?或第二總線線路上的電位處于相關總線線路的支配電平和基準電平之間時，中繼器接口使第一和第二總線線路之間的連接導通，而當?shù)谝缓偷诙偩€線路上的電位處于相關總線線路的基準電平和相關總線線路的相應退后電平之間時，中繼器接口使第一和第二總線線路之間的連接隔離。由于沒有子電路將任何總線線路上的電位驅動到支配電平，所以當總線線路的電位處于退后電平時總線線路相互隔離。于是總線線路上的電位可以假定是相應的退后電平。因此，需要比較高的退后電平的子電路可以與第一總線線路相連。僅處于比較低的退后電平的子電路可以與第二總線線路相連。
如果子電路中的一個將其總線線路上的電位驅動到支配電平，那么另一條總線線路上的電位也將通過接口電路驅動到支配電平。然后可以如通常那樣進行數(shù)據(jù)通信和仲裁，而不管相關的子電路是否與總線線路相連。
根據(jù)本發(fā)明的一個實施例的特征在于中繼器接口包括具有一個主電流溝道和一個控制電極的晶體管，通過主電流溝道和與一個預定電平的電位相連的控制電極，第一和第二總線線路之間的連接得以延伸，因此對應于預定電平的基準電平減去晶體管的閾值電壓。采用晶體管可以非常簡單地實現(xiàn)中繼器接口。
根據(jù)本發(fā)明的另一個實施例的特征在于晶體管是N溝道常截止型MOSFET，并且晶體管的柵極電極接受第二總線線路的退后電平的電位。于是簡單地實現(xiàn)了基準電位。
根據(jù)本發(fā)明的電路的一個實施例的特征在于該電路包括開關裝置，用于—中斷向子電路或與第二總線線路相連的子電路供電，—將第二總線線路上電位的退后電平減小到基本等于支配電平，—將基準電平減小到至少等于支配電平，因此繼續(xù)隔離第一和第二總線線路之間的連接。通過切斷基準電位以及向與第二總線線路相連的子電路供電，節(jié)省了能量，子電路不會受到損壞，或者不會干擾其它子電路的工作。
本發(fā)明的再一個實施例的特征在于與第一總線線路相連的子電路與用于控制的開關裝置相連。借助于通過第一總線線路接收的命令，與第二總線線路相連的子電路可以被再次啟動。
本發(fā)明的再一個實施例的特征在于通過逐次進行所述連接，第三總線線路，以及進一步的其功能與所述連接類似的連接，第二總線線路與第一總線線路相連，該電路包括在無支配驅動的情況下將第三總線線路驅動到退后電平的裝置。于是，與第一總線線路相連的子電路和/或與第二總線線路相連的子電路可以按需要不工作，并且相互獨立。
下面將參照附圖詳細地描述本發(fā)明的這些實施例和其它實施例以及它們的特征。


圖1表示根據(jù)本發(fā)明的電路的第一實施例，圖2表示根據(jù)本發(fā)明的電路的第二實施例，圖3表示根據(jù)本發(fā)明的電路的第三實施例，以及圖4表示根據(jù)本發(fā)明的電路的第四實施例。
圖1表示根據(jù)本發(fā)明的電路的第一實施例。該電路包括第一總線線路20和第二總線線路10。
例如，兩個子電路22、24通過相應的總線接口輸出端224、244與第一總線線路20相連。子電路22包括兩個電源輸入端220、222，子電路24包括兩個電源輸入端240、242，它們分別與第一和第二電源端V0和V1相連。第二電源端V1通過電阻元件R1與第一總線線路20相連。
例如，兩個子電路12、14通過相應的總線接口輸出端124、144與第二總線線路10相連。子電路12包括兩個電源輸入端120、122，子電路14包括兩個電源輸入端140、142，它們分別與第一電源端V0和第三電源端V2相連。第三電源端V2通過電阻元件R2與第二總線線路10相連。
第一和第二總線線路20、10是通過晶體管16即表示為N溝道FET的溝道互連的。該晶體管的控制電極與第三電源端V2相連。二極管18與晶體管16的溝道并聯(lián)。當晶體管16是MOSFET(或更一般的是IGFET)時，它的基底(backgate)(襯底)最好與其源極相連。結果，基底一漏極二極管將與晶體管16的溝道并聯(lián)。這由二極管18表示。
工作時間，第一電源電壓VA-V1-V0施加在第一和第二電源端V0、V1之間。在第一和第三電源端V0、V2之間施加第二電源電壓VB＝V2－V0。第一電源電壓VA高于第二電源電壓VB；這些電壓分別是例如5V和3.3V(±10％)。
晶體管16例如是N溝道增強型場效應晶體管，當其柵極(與第三電源端相連)上的電位等于其源極(與第二總線線路10相連)上的電位，并小于其漏極(與第一總線線路20相連)上的電位時，該晶體管的溝道不導通。僅當源極和/或漏極上的電位大于比柵極上的電位小的一個閾值電壓VT(例如1.5V)時，溝道才導通。
因此，只要沒有子電路建立起到達第一電源端的導通通道，第一總線線路20上的電位將是高于第一電源端V0上的電位的第一電源電壓VA，而第二總線線路10上的電位將是高于第一電源端V0上的電位的第二電源電壓VB。所以，第二總線線路10上的電位低于第一總線線路20上的電位(低于電源電壓是5V和3.3V的情況，例如是1.7V)，并等于晶體管16的柵極上的電位。
當一個子電路(例如子電路12)在第二總線線路10和第一電源端V0之間建立起導通通路時，第二總線線路10上的電位將被下拉到第一電源端V0上的電位。結果，晶體管16的源極上的電位將低于柵極上的電位，所低的量足以使晶體管16的溝道導通。結果，第一總線線路20上的電位也被下拉到第一電源端V0上的電位。
當建立導通通路的子電路12再次中斷所述通路時，在電阻元件R1、R2的影響下，總線線路10、20上的電位被再次上拉(當然只要沒有其它子電路在總線線路10、20和第一電源端V0之間建立起導通連接)。然后晶體管16的溝道保持導通，直到第二總線線路10上的電位增加到這樣的程度，即它小于晶體管16的柵極上的電位以下的一個閾值電壓VT。接下來，晶體管16的溝道關斷，第一和第二總線線路20、10上的電位以一種獨立的方式進一步增加，直到第一總線線路20上的電位再次達到第二電源端V1上的電位，第二總線線路10上的電位再次達到第三電源端V2上的電位。
當一個子電路(例如子電路22)在第一總線線路20和第一電源端V0之間建立起導通通路時，發(fā)生類似的情況第二總線線路10上的電位通過第一總線線路20將被下拉。當晶體管的基底與其源極相連時，二極管18將開始導通，將第二總線線路10下拉。由于二極管16的影響，漏極上的電位不能下降到比源極上的電位低許多。當然，假如當?shù)谝豢偩€線路20上的電位下降，低于晶體管16的柵極上的電位，足以使晶體管16的溝道導通時，第二總線線路10上的電位也被下拉，那么晶體管16的基底也將被保持在其自身的電位，例如V0。
當幾個子電路同時在總線線路10、20中的一條和第一電源端V0之間建立起導通通路時，總線線路10、20二者都將被拉到第一電源端V0的電位。因此，該電位對應于總線線路10、20上的支配電平。第二和第三電源端的電位分別對應于第一總線線路20和第二總線線路10上的退后電平。
因此，該電路利用總線的支配狀態(tài)和退后狀態(tài)(借助于線連邏輯電路)，適合于在子電路12、14、22、24之間進行數(shù)據(jù)通信。電路和這種通信的協(xié)議的例子涉及到上面例如在Philips Semiconductors出版的“IC20 Data Handbook 1994”的第四部分中描述的12C總線，該出版物在此作為參考。該部分還包括子電路的一些例子。12C總線利用數(shù)據(jù)線SDA和時鐘線SCL，二者都借助于支配/退后狀態(tài)加以控制。
圖2表示根據(jù)本發(fā)明的與12C總線一起使用的電路。此處，圖1的第一總線線路20被兩條線路SDA1和SCL1代替，每條線路通過相應的電阻元件R5、R6與第二電源端V1相連。圖1的第二總線線路10被兩條導線SDA2和SCL2代替，每條線路通過相應的電阻元件R3、R4與第三電源端V2相連。線路SDA1、SCL1分別通過晶體管58、59的溝道與線路SDA2、SCL2相連。晶體管58、59的柵極與第三電源端V2相連。子電路54、56與線路SDA1、SCL1相連。子電路50、52與線路SDA2、SCL2相連。為了清楚起見，子電路50、52、54、56的電源輸入端已經省略。
與晶體管58相連的每條線路SDA1、SDA2的工作方式與圖1中的總線線路10、20相同。與晶體管59相連的線路SCL1和SCL2也與之相同。這些線路的邏輯上的使用在所引用的“Data Handbook”中有說明。
本發(fā)明不限于12C總線，而是可用其它總線，例如并行總線或點對點的連接。
圖3表示根據(jù)本發(fā)明的再一個實施例。該圖與圖1之間存在的對應部分和相應的部件用相應的參考號表示。與圖1的不同之處在于在第三電源端V2一側和電阻元件R2、晶體管16的柵極及與第二總線線路10相連的子電路12、14的電源輸入端120、140一側之間插入了開關電路30。其中一個與第一總線線路20相連的子電路(22)具有控制輸出端，它與開關電路30的控制輸入端相連。
開關電路30的作用是在不必干擾數(shù)據(jù)通信的情況下，減小與第二總線線路10相連的子電路12、14的電源電壓。開關電路的第一實施例具有兩種狀態(tài)導通狀態(tài)和非導通狀態(tài)。在導通狀態(tài)下，開關電路30使第三電源端V2上的電位通過。在該導通狀態(tài)下，子電路12、14和第二總線線路10的工作狀況與結合圖1所述的相同。
在非導通狀態(tài)，晶體管16的柵極上的電位、第二總線線路10上的電位和子電路12、14的電源輸入端120、140的電位基本等于第一電源端V0上的電位。于是子電路12、14不起作用，晶體管16截止。結果節(jié)省了電能，而與第一總線線路20相連并如通常那樣供電的子電路22、24可以如通常那樣進行通信，不會受第二總線線路10的干擾，這是因為晶體管16將電路的不起作用部分與第一總線線路20隔離的緣故。
顯然，對子電路12、14和晶體管16的柵極以及第二總線線路10集中中斷供電可以以各種方式進行；不必象圖3所示那樣為了清楚起見將這些元件直接相互連接。
開關電路30最好由與第一總線線路20相連的子電路22控制。于是，在第一總線線路20的控制下，第二總線線路可以被接通和切斷。然而，也可以借助于中央控制單元(未示出)或手動操作開關來使開關電路30導通和關斷。
開關電路30的另一實施例用來根據(jù)一個控制信號向晶體管16的柵極、第二總線線路10和子電路12、14的電源輸入端120、140提供處于中間狀態(tài)的減小的電位(第三電源端V2和第一電源端V0之間的電位)。這樣，子電路12、14可以被切換到低電能模式(一種可能的較低模式)，并仍通過總線線路10、20與其它子電路22、24通信。
圖4表示根據(jù)本發(fā)明的電路的再一個實施例。圖4與圖3類似，相應的部件以相應的參考號表示。
第三總線線路44插入第一和第二總線線路20、10之間。第三總線線路44通過晶體管46與第一總線線路20相連。二極管48與所述溝道并聯(lián)。第三總線線路44通過晶體管16的溝道與第二總線線路10相連。第三總線線路44通過電阻元件R3與第四電源端V3相連。
晶體管46的柵極與和第一總線線路20相連的子電路22、24的電源輸入端220、240相連。該柵極還通過電阻元件R1與第一總線線路20相連。該柵極通過第一開關元件42與第二電源端V1相連。
與第二總線線路10相連的子電路12、14可以被驅動到低(無)功耗狀態(tài)，和/或與第一總線線路20相連的子電路22、24可以被驅動到低(無)功耗狀態(tài)。接受電能的子電路12、14、22、24可以相互進行通信。在一側的第一和第二總線線路20、10上的電位與在另一側的第三總線線路44上的電位之間建立起一種關系。這一關系與結合圖1描述并存在于一側的第二總線線路10與另一側的第一總線線路20之間的電位關系類似。
此外，通過與經晶體管16形成的連接類似的連接，任意數(shù)目的總線線路可以與第三總線線路相連。然后每條總線線路可以和與之相連的子電路一起，在與其它總線線路無關的情況下，被接通和切斷。此外，另外的總線線路可以以類似的方式與第一和第二總線線路相連。
雖然在NMOS場效應晶體管16的基礎上對本發(fā)明進行了描述，但是很顯然，在不脫離本發(fā)明的范圍的前提下可采用其它類型的晶體管或其它開關元件。只要當總線處于退后狀態(tài)時該開關元件關斷，而當電路處于支配狀態(tài)時該開關元件導通就可以了。電阻元件例如可以采用電阻器，但是也可以采用在無支配驅動的情況下，能夠確?？偩€線路上的電位呈現(xiàn)一個預定電位的其它部件，例如負載晶體管。
權利要求
1.一種包括有多個子電路與之相連的通信總線的電路，通過以支配方式或退后方式輪流驅動總線，安排每個子電路傳輸數(shù)據(jù)，當任何一個子電路以支配方式驅動總線時，該總線進入支配狀態(tài)，而當所有子電路以退后方式驅動總線時，該總線進入退后狀態(tài)，通過檢測總線的狀態(tài)，安排子電路接收數(shù)據(jù)，所述總線包括通過中繼器接口互連的第一和第二總線線路，在該電路中，第一和第二總線線路中的每一條具有至少一個子電路與之相連，支配狀態(tài)和退后狀態(tài)分別對應第一和第二總線線路上的支配電平和退后電平，中繼器接口提供第一和第二總線線路上的邏輯對應的電位，其特征在于該電路包括這樣的裝置，該裝置使得第一和第二總線線路上的電位在無支配驅動時呈現(xiàn)相應的退后電平并相互無關，以及當?shù)谝缓?或第二總線線路上的電位處于相關總線線路的支配電平和基準電平之間時，中繼器接口使第一和第二總線線路之間的連接導通，而當?shù)谝缓偷诙偩€線路上的電位處于相關總線線路的基準電平和相關總線線路的相應退后電平之間時，中繼器接口使第一和第二總線線路之間的連接隔離。
2.如權利要求1的一種電路，使工作期間第一總線線路的退后電平和支配電平之間的第一差值大于第二總線線路的退后電平和支配電平之間的第二差值。
3.如權利要求1或2的一種電路，其特征在于中繼器接口包括具有一個主電流溝道和一個控制電極的晶體管，通過主電流溝道和與一個預定電平的電位相連的控制電極，第一和第二總線線路之間的連接得以延伸，因此對應于預定電平的基準電平減去晶體管的閾值電壓。
4.如權利要求3的一種電路，其中晶體管是N溝道常截止型IGFET或MOSFET。
5.如權利要求3的一種電路，其中晶體管是雙極型晶體管。
6.如權利要求4或5的一種電路，其中晶體管的控制電極接受第二總線線路的退后電平的電位。
7.如權利要求1至6的任一項的一種電路，包括開關裝置，用于—中斷向子電路或與第二總線線路相連的子電路供電，—將第二總線線路上電位的退后電平減小到基本等于支配電平，—將基準電平減小到至少等于支配電平，因此繼續(xù)隔離第一和第二總線線路之間的連接。
8.如權利要求7的一種電路，其中與第一總線線路相連的子電路與用于控制的開關裝置相連。
9.如權利要求7或8的一種電路，其中通過逐次進行所述連接，第三總線線路，以及進一步的其功能與所述連接類似的連接，第二總線線路與第一總線線路相連，該電路包括在無支配驅動的情況下將第三總線線路驅動到退后電平的裝置。
全文摘要
信息施加到處于線連邏輯功能的一條總線上，總線上的電位或被下拉到地電位，或保持在電源電位。總線中的數(shù)據(jù)線路被分成兩部分，它們通過主電流溝道晶體管互連。兩部分使用不同的電源電壓。晶體管的控制電極與最低的電源電壓相連。當兩部分的任一部分被下拉時，晶體管變?yōu)閷ā．攦刹糠值娜我徊糠植槐幌吕瓡r，晶體管不導通。
文檔編號G06F3/00GK1144003SQ95192051
公開日1997年2月26日 申請日期1995年11月8日 優(yōu)先權日1994年12月2日
發(fā)明者H·舒特 申請人:菲利浦電子有限公司