專利名稱：確定二進(jìn)制數(shù)據(jù)域中前導(dǎo)零或一的數(shù)量的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一用于確定二進(jìn)制數(shù)據(jù)域中前導(dǎo)零或一的數(shù)量高速裝置和方法，更具體地例如浮點(diǎn)二進(jìn)制數(shù)中尾數(shù)那樣的定卡二進(jìn)制數(shù)據(jù)域，本方法進(jìn)一步用于提供零檢測(cè)方法，以標(biāo)明該二進(jìn)制數(shù)據(jù)域中所有位是否都為零。
在現(xiàn)代計(jì)算機(jī)中，數(shù)據(jù)字節(jié)一般地以包含1和0的二進(jìn)制數(shù)據(jù)域的形式存放在存儲(chǔ)器內(nèi)。具體說，十進(jìn)制數(shù)以二進(jìn)制數(shù)形式表示和存放。
下面表1描述十進(jìn)制數(shù)0至10以二進(jìn)制形式的表示。
表1
例如，十進(jìn)制數(shù)“5”等于1×22＋0×21＋1×20它以“101”表示。還有，十進(jìn)制數(shù)“10”等于1×23＋0×22＋1×21＋0×20它以“1010”表示。
通常將二進(jìn)制數(shù)格式化為浮點(diǎn)數(shù)。例如，二進(jìn)制數(shù)“101”(十進(jìn)制數(shù)“5”)可用浮點(diǎn)二進(jìn)制記法表示為1.01×22(A)或101×23(B)以上決定于所希望的約定，也即是將最高有效位“1”置于小數(shù)點(diǎn)之左或右。實(shí)際二進(jìn)制位“101”被認(rèn)為是浮點(diǎn)的尾數(shù)，而n值是指數(shù)。指數(shù)的值代表二進(jìn)制數(shù)據(jù)小數(shù)點(diǎn)之右所占位數(shù)。
因此，為確定浮點(diǎn)二進(jìn)制數(shù)“1.01×22”之值，只需簡(jiǎn)單地確定不帶小數(shù)點(diǎn)的尾數(shù)之值(例如確定二進(jìn)制數(shù)“101”，它等于十進(jìn)制數(shù)“5”相類似，浮點(diǎn)二進(jìn)制數(shù)“.101×23”以相同方式定值。換言之，可把小數(shù)點(diǎn)看作右移指數(shù)(即3)所代表的位數(shù)即可達(dá)到二進(jìn)制“101”。
當(dāng)尾數(shù)的最高有效為“1”，該浮點(diǎn)二進(jìn)制數(shù)被認(rèn)為是“規(guī)格”，而當(dāng)其尾數(shù)的最高有效位為“0”時(shí)，它被認(rèn)為是“非規(guī)格”。因此，上面所示浮點(diǎn)數(shù)(A)和(B)兩者都是“規(guī)格的”。
為統(tǒng)一起見，希望將所有浮點(diǎn)二進(jìn)制數(shù)不管大小如何都以它們的“規(guī)格”形式表示。在計(jì)算機(jī)中更是如此。在這方面，利用上面的格式(B)，十進(jìn)制數(shù)“1”、“5”和“10”可分別表示如規(guī)格浮點(diǎn)數(shù)。1×21、.101×23和.1010×24。
然而為了完成兩個(gè)浮點(diǎn)二進(jìn)制數(shù)之間某些算術(shù)運(yùn)算，要求這兩個(gè)數(shù)的指數(shù)相同。例如，如想從“.1010×24”(十進(jìn)制數(shù)“10”)中減去“.101×23”(十進(jìn)制數(shù)“5”)，必須將數(shù)“.101×23”“非規(guī)格化”，以便將它表示如“.0101×24”。因此現(xiàn)在具有指數(shù)“4”的兩個(gè)數(shù)可以相減而得到結(jié)果“.0101×24”(十進(jìn)制數(shù)“5”)。相應(yīng)地，為了能以與其它浮點(diǎn)數(shù)相一致的方式特此數(shù)存放或記錄，希望將此數(shù)“規(guī)格化”為“.101×23”。
將此二進(jìn)制數(shù)據(jù)串左移一定位數(shù)，直至前導(dǎo)“1”位于最高有效位內(nèi)，即完成此規(guī)格化。與此同時(shí)，從指數(shù)中減去代表左移位數(shù)的數(shù)。此例中，尾數(shù)左移了一位，同時(shí)指數(shù)減1。
因此，為了將非規(guī)格數(shù)加以規(guī)格化，必須確定尾數(shù)中最高有效“1”位于何處，或即最高有效“1”之前的前導(dǎo)零的數(shù)量。因此，一個(gè)能完成二進(jìn)制算術(shù)運(yùn)算的計(jì)算機(jī)應(yīng)包括能在二進(jìn)制數(shù)據(jù)域內(nèi)尋找前導(dǎo)“1”的電路。此外，還要求該電路能確定二進(jìn)制數(shù)據(jù)域的所有數(shù)據(jù)位是否都是零，這意味著該二進(jìn)制浮點(diǎn)數(shù)是“0”以及不需規(guī)格化。
用于將二進(jìn)制數(shù)據(jù)域規(guī)格化的常用電路在授權(quán)給Berry的美國(guó)專利4,586,154中有所描述。在Berry電路中，一個(gè)8位定卡只讀存儲(chǔ)器U1接收16位二進(jìn)制數(shù)據(jù)字的8個(gè)“高”數(shù)據(jù)位，而另一個(gè)8位定卡只讀存儲(chǔ)器U2接收16位二進(jìn)制數(shù)據(jù)字的8個(gè)“低”數(shù)據(jù)位。
存儲(chǔ)器U1和U2分別分析高8個(gè)和低8個(gè)數(shù)據(jù)位，以確定規(guī)格化所需的移位數(shù)。如存儲(chǔ)器U1確定高8位全是“0”(如該數(shù)是一個(gè)以二進(jìn)制補(bǔ)碼格式表示的負(fù)數(shù)，則為全“1”)，或需要移位數(shù)大于七位，則存儲(chǔ)器U1在輸出端O5向四路2∶1多路轉(zhuǎn)換器U3輸出一個(gè)信號(hào)(即“1”)。該信號(hào)標(biāo)志著多路轉(zhuǎn)換器U3將考慮由存儲(chǔ)器U2輸出的二進(jìn)制數(shù)據(jù)代表所需移位數(shù)。
相反，如存儲(chǔ)器U1確定所需移位數(shù)小于七，則存儲(chǔ)器U1在輸出端O5向回路2∶1多路轉(zhuǎn)換器U3輸出一個(gè)信號(hào)(即“0”)。該信號(hào)標(biāo)志著多路轉(zhuǎn)換器U3將考慮由存儲(chǔ)器U1輸出的二進(jìn)制數(shù)據(jù)代表所需移位數(shù)。
根據(jù)存儲(chǔ)器U1在O5的輸出信號(hào)，多路轉(zhuǎn)換器U3考慮由U1或U2提供的二進(jìn)制數(shù)據(jù)代表所需移位數(shù)，并控制包括4位并行移位器U4-U11的并行位移網(wǎng)絡(luò)以便相應(yīng)地進(jìn)行移位。此外，如從U2輸出的二進(jìn)制數(shù)據(jù)將被使用，并標(biāo)志著所有低8位都是“0”，則整個(gè)16位數(shù)被認(rèn)為是“0”，不需移位。
然而Berry電路的應(yīng)用有限。例如，由于電路相似于一個(gè)可編程邏輯陣列(PLA)，它不能立即適用于數(shù)據(jù)流電路。因此為了實(shí)用目的，該電路無法與要求高速數(shù)據(jù)流的裝置一起有效地工作。
常規(guī)規(guī)格化電路的另一例在授權(quán)給Takahashi等人的美國(guó)專利4,785,421中有所描述。在Takahashi電路中，從16位數(shù)據(jù)寄存器的所有16位來的數(shù)據(jù)送至前導(dǎo)“1”檢測(cè)電路。該前導(dǎo)“1”檢測(cè)電路將數(shù)據(jù)的16位輸出至編碼器，后者則輸出一個(gè)代表16位數(shù)據(jù)域于前導(dǎo)“1”位置的二進(jìn)制數(shù)。
由于Takahashi電路的前導(dǎo)“1”檢測(cè)器包括大量串接的選通門(即16個(gè)選通門)，因此按現(xiàn)代計(jì)算機(jī)標(biāo)準(zhǔn)看該電路操作很慢。相應(yīng)地，該Takahashi電路不太適用于高速計(jì)算機(jī)。
常規(guī)規(guī)格化電路的第三個(gè)例子在授權(quán)給Poon的美國(guó)專利5,241,490中有所描述。該P(yáng)oon電路用于特浮點(diǎn)數(shù)的69位尾數(shù)加以規(guī)格化。為實(shí)現(xiàn)此功能，8個(gè)8輸入或門并聯(lián)起來，其中每個(gè)或門接收從69位域來的不同連續(xù)8位數(shù)據(jù)組，同時(shí)還有一個(gè)5輸入或門與上述或門并聯(lián)，以接收從69位域來的一組連續(xù)5位數(shù)據(jù)。在這種安排中，該5位組包含69位域中的5位最低有效位。
當(dāng)每個(gè)或門的全部輸入量為“0”，也即當(dāng)它所接收的位組中所有位全為“0”時(shí)，它即提供輸出量“0”，而當(dāng)它的任何一個(gè)輸入量為“1”時(shí)則提供輸出量“1”。因此或門的輸出量用于每個(gè)位組的零檢測(cè)該69位數(shù)據(jù)域也輸入至一個(gè)包括9個(gè)字節(jié)選擇器的多路轉(zhuǎn)換單元109。除一個(gè)字節(jié)選擇器接收單一的5位數(shù)據(jù)組外，其它所有字節(jié)選擇器中的每一個(gè)都接收上面所述8個(gè)8位數(shù)據(jù)組的不同組。因此這些9個(gè)字節(jié)選擇器對(duì)應(yīng)于8個(gè)8輸入或門和一個(gè)5輸入或門。
上面所述或門的輸出量送至一個(gè)9位輸入判優(yōu)電路105，其9位輸入量的最高有效位是用于接收69位數(shù)據(jù)域的位69-62(最高有效的8位)這一8位組的或門的輸出量，而用于接收位61-54這一8位組的或門的輸出量則是第二最高有效位，并以此類推。因此用于接收69位數(shù)據(jù)域的位4-0的5輸入或門的輸出量就是9位輸入量中的最小有效位。
判優(yōu)電路識(shí)別哪些輸入量為“1”并提供一個(gè)9位二進(jìn)制輸出信號(hào)，該信號(hào)中的“1”的位置對(duì)應(yīng)于為“1”的最高有效輸入量。換言之，如輸入至判優(yōu)電路9個(gè)輸入端的二進(jìn)制輸入量為“001001010”，其中最左位為最高有效位，則判優(yōu)電路提供的二進(jìn)制輸出信號(hào)為“001000000”。
自該判優(yōu)電路輸出的9位輸出信號(hào)中每一位分別輸入至多路轉(zhuǎn)換單元109中每個(gè)字節(jié)選擇器的相應(yīng)的輸入端A0-A8中的一個(gè)。因此接收到該9位輸出信號(hào)中“1”的那個(gè)字節(jié)選擇器將它所收到的位組加以輸出，該位組是包含于少一個(gè)“1”的最高有效位組。反過來，接收到來自判優(yōu)電路的9位輸出中“0”的字節(jié)選擇器將輸出0。
所有字節(jié)選擇器的輸出量由或門155進(jìn)行或操作，于是多路轉(zhuǎn)換器輸出一個(gè)二進(jìn)制信號(hào)，后者等于69位域的具有至少一個(gè)“1”的最高有效位組。來自多路轉(zhuǎn)換器的此輸出信號(hào)輸入至判優(yōu)電路111，后者作用原理類似于上面描述的判優(yōu)電路105。由兩個(gè)判優(yōu)電路所輸出的信號(hào)用于相應(yīng)地將69位數(shù)據(jù)域移位恰當(dāng)位數(shù)。
然而Poon電路從未輸出過一個(gè)能夠代表69位數(shù)據(jù)中存在的前導(dǎo)零的數(shù)量的單一二進(jìn)制數(shù)。也即，該電路只輸出兩個(gè)移位控制信號(hào)，用于使循環(huán)移位器將69位數(shù)據(jù)域左移指定的位數(shù)。具體說，一個(gè)控制信號(hào)使一個(gè)循環(huán)移位器將69位數(shù)據(jù)域每次左移8位直至到達(dá)指定的包含前導(dǎo)“1”的8位組。接著第二個(gè)控制信號(hào)用于將數(shù)據(jù)域按位移位，以使前導(dǎo)“1”成為最高有效位。
上面描述的常規(guī)規(guī)格化電路的例子說明，由于這些電路的復(fù)雜性，它們經(jīng)常是慢的或占用很多芯片的有效空間。尤其是，由于用于在二進(jìn)制數(shù)據(jù)域中確定前導(dǎo)零的數(shù)量電路尺寸過大或無法提供高速數(shù)據(jù)流，因此它們通常是不實(shí)用的，因此非常希望有一個(gè)簡(jiǎn)化的規(guī)格化電路，它具有用于確定數(shù)據(jù)域中前導(dǎo)1或0的數(shù)量的高速電路，同時(shí)還能指出域中數(shù)據(jù)是否為零。
因此，本發(fā)明的一個(gè)目的是提供一種用于確定定卡二進(jìn)制數(shù)據(jù)域中前導(dǎo)零或1的數(shù)量及進(jìn)一步用于指出該二進(jìn)制數(shù)據(jù)域的所有位是否全為零或1的高速裝置和方法。為達(dá)此目的，本發(fā)明的裝置包括眾多并聯(lián)的檢測(cè)電路，以輸入二進(jìn)制數(shù)據(jù)域的不同部分。每個(gè)檢測(cè)電路包括預(yù)定數(shù)量的邏輯電路，如NAND和NOR門、反相器、選通門或類似電路為完成前導(dǎo)零檢測(cè)操作，每個(gè)檢測(cè)電路配備為用于識(shí)別檢測(cè)器所輸入的二進(jìn)制數(shù)據(jù)域部分中包含最高有效“1”位的位置，并輸出一個(gè)二進(jìn)制數(shù)信號(hào)，代表在該最高有效“1”之前”(例如在它之左)零的數(shù)量。每個(gè)檢測(cè)電路還用于確定檢測(cè)器所輸入的部分中是否每1位的位置中都包含“0”，并提供代表此情況的零檢測(cè)信號(hào)。
該二進(jìn)制數(shù)信號(hào)和零檢測(cè)信號(hào)送至解碼電路和眾多的多路轉(zhuǎn)換電路，也即預(yù)定數(shù)量的2路和4路多路轉(zhuǎn)換電路。每個(gè)多路轉(zhuǎn)換器包括數(shù)量的邏輯電路，如選通門、反相器或類似電路。根據(jù)檢測(cè)電路所提供二進(jìn)制信號(hào)和零檢測(cè)信號(hào)，這些解碼電路和多路轉(zhuǎn)換器一起用于輸出一個(gè)代表整個(gè)定卡二進(jìn)制域中前導(dǎo)零數(shù)量的二進(jìn)制數(shù)信號(hào)和輸出一個(gè)用于標(biāo)明整個(gè)定卡二進(jìn)制域中每位的位置中是否都包含“0”的零檢測(cè)信號(hào)。
代表整個(gè)定卡二進(jìn)制域中前導(dǎo)零數(shù)量的二進(jìn)制數(shù)信號(hào)接著可送至諸如循環(huán)移位器或類似電路的移位電路中，將二進(jìn)制域按需要進(jìn)行移位，從而將二進(jìn)制域規(guī)格化。
上面描述的本發(fā)明的裝置可以容易地修改，用于確定一個(gè)定卡二進(jìn)制數(shù)據(jù)域中前導(dǎo)“1”的數(shù)量，還用于提供“1檢測(cè)”而不是零檢測(cè)，即確定二進(jìn)制數(shù)據(jù)域中所有位是否都為“1”。此外，該裝置可以容易地修改，用于在二進(jìn)制數(shù)據(jù)域中沿向著最高有效位的方向或向著最低有效位的方向檢測(cè)前導(dǎo)1或零的數(shù)量。還有，本發(fā)明的裝置可以容易地修改，用于確定任意長(zhǎng)度二進(jìn)制數(shù)據(jù)域中前導(dǎo)1或零的數(shù)量，并按需要提供檢測(cè)或1檢測(cè)信號(hào)。
下面結(jié)合附圖對(duì)本發(fā)明實(shí)施例的更具體的描述將使本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)更明顯。


圖1是用于確定16位二進(jìn)制域中前導(dǎo)零的數(shù)量和用于提供零檢測(cè)信號(hào)的本發(fā)明裝置的實(shí)施例的描述用框圖，圖2A是用于顯示16位二進(jìn)制數(shù)據(jù)中前導(dǎo)“1”的所有可能位置的表；圖2B是對(duì)應(yīng)于圖2A的表，用于闡述對(duì)應(yīng)于16位二進(jìn)制數(shù)據(jù)域中前導(dǎo)“1”位置的由圖1實(shí)施例所提供輸出信號(hào)的狀態(tài)；圖2C是由檢測(cè)電路的零檢測(cè)狀態(tài)所標(biāo)明的用于顯示圖1實(shí)施例的F&G發(fā)生電路的選擇對(duì)應(yīng)關(guān)系的表；圖3是圖1所示本發(fā)明實(shí)施例的一個(gè)F&G發(fā)生電路實(shí)施例的電路圖；圖4是圖1所示本發(fā)明實(shí)施例的電路圖；圖5是圖1所示本發(fā)明實(shí)施例的一個(gè)4路多路轉(zhuǎn)換器實(shí)施例的電路圖；圖6是用于確定64位二進(jìn)制域中前導(dǎo)零的數(shù)量和用于提供零檢測(cè)信號(hào)的本發(fā)明裝置的實(shí)施例的描述用框圖，圖7A是用于顯示64位二進(jìn)制數(shù)據(jù)域中一個(gè)前導(dǎo)“1”位的所有可能位置的表；以及圖7B是對(duì)應(yīng)于圖7A的表，用于闡述相對(duì)于64位二進(jìn)制數(shù)據(jù)域中前導(dǎo)“1”位的位置，由圖6實(shí)施例所提供的輸出信號(hào)狀態(tài)。
圖1顯示的本發(fā)明實(shí)施例用于檢測(cè)在例如代表浮點(diǎn)數(shù)尾數(shù)的16位二進(jìn)制數(shù)據(jù)域中前導(dǎo)零或1的數(shù)量。該電路還提供一個(gè)零檢測(cè)信號(hào)，用于標(biāo)明該二進(jìn)制數(shù)據(jù)域中是否所有位都為“0”。
圖1的電路包括4個(gè)F-G發(fā)生器FG1-FG4。每個(gè)F-G發(fā)生器被指定用于檢測(cè)定卡16位存儲(chǔ)器M中所存16位二進(jìn)制數(shù)據(jù)域的4位。
在本具體實(shí)施例中，F(xiàn)G1被指定用于接收位15至12，即數(shù)據(jù)域中四位最高有效位，F(xiàn)G2被指定于位11至8，即下一批最高有效位。FG3和FG4分別被指定用于檢測(cè)位7至4和位3至0，其中位3至0是數(shù)據(jù)域的最低有效位。
每個(gè)F-G發(fā)生器FG1-FG4根據(jù)該F-G發(fā)生器被指定去檢測(cè)的所在位的位狀態(tài)輸出一個(gè)二進(jìn)制“F”信號(hào)和一個(gè)二進(jìn)制“G“信號(hào)。決定于數(shù)據(jù)串中最高有效“1”的位置，“F”或“G”信號(hào)為“1”或“0”。這一關(guān)系示于圖2A。X標(biāo)明一種“無所謂”情況，也即“X”處的位在本實(shí)施例中可為“1”或“0”也即，對(duì)F-G發(fā)生器FG4而言，如最高有效“1”存放于數(shù)據(jù)串中位0處，則“F”和“G”兩個(gè)信號(hào)都將為零，此代表二進(jìn)制數(shù)“00”，等于十進(jìn)制數(shù)“0”，標(biāo)明沒有前導(dǎo)零。如最高有效“1”存放于位置1處，則信號(hào)“F”將為0和信號(hào)“G”將為1，以代表二進(jìn)制數(shù)“01”，等于十進(jìn)制數(shù)“1”，標(biāo)明有一個(gè)前導(dǎo)零。相應(yīng)地，如一個(gè)“1”存放于位2處，則信號(hào)”F”將為1和信號(hào)“G”將為0，以代表二進(jìn)制數(shù)“10”，等于十進(jìn)制數(shù)“2”，標(biāo)明有2個(gè)前導(dǎo)零。最后，如一個(gè)“1”存放于位3處，則信號(hào)“F”和“G”兩者都將為1，以代表二進(jìn)制數(shù)“11”，等于十進(jìn)制數(shù)“3”，標(biāo)明有3個(gè)前導(dǎo)零。
圖3顯示以上述方式產(chǎn)生輸出量“F”和“G”的F-G發(fā)生器的電路實(shí)施例。為方便起見，圖3所示F-G發(fā)生器將作為FG4加以描述。然而所有FG發(fā)生器FG1-FG4都具有與圖3所示電路完全相同的電路，并對(duì)它們被指定接收的16位數(shù)據(jù)串的位置中所存數(shù)值作出響應(yīng)，以完全相同的方式操作。
如圖1所示，F(xiàn)G4從所存數(shù)據(jù)串的每一個(gè)數(shù)據(jù)位的位置3-0接收單一輸入量。因此如圖3所示，從位置0、1、2和3來的數(shù)據(jù)分別輸入至反相器INV1、INV2、INV3和INV4。反相器INV1-INV4將數(shù)據(jù)反相，使輸入“1”作為“0”輸出，反之亦然。所有反相器INV1-INV4的輸出量輸入至4輸入NAND門NAND1，后者輸出一個(gè)“零檢測(cè)”信號(hào)的補(bǔ)碼，這將在下面描述。
“零檢測(cè)”信號(hào)標(biāo)明在指定給該特定的F-G發(fā)生器的所有位上的數(shù)據(jù)均為“0”。就是說，在圖3所示實(shí)施例內(nèi)，當(dāng)反相器INV1-INV4的全部輸入量都是“0”時(shí)，每個(gè)反相器將提供輸出信號(hào)“1”。這四個(gè)“1”輸入至NAND門NAND1，后者將相應(yīng)地輸出一個(gè)信號(hào)“0”。因此，本實(shí)施例中補(bǔ)碼零檢測(cè)信號(hào)“0”標(biāo)明在4個(gè)最低有效位0至3處存在“0”。當(dāng)然，如希望零檢測(cè)信號(hào)成為“1”成而這是標(biāo)準(zhǔn)表示法，則可將另一反相器INV100接至NAND1輸出端，即可從反相器INV100輸出端提取零檢測(cè)信號(hào)。
每一級(jí)邏輯電路通常稱為一個(gè)“延遲”。也即，反相器INV1-INV4這一級(jí)是一個(gè)延遲，而NAND1級(jí)是另一延遲。因此，真正的零檢測(cè)值“1”(當(dāng)檢測(cè)到所有零值時(shí)，零檢測(cè)信號(hào)習(xí)慣上為“1”)是由只多加一個(gè)延遲INV100所獲得的。
相反地，如希望得到”1”檢測(cè)，例如在二進(jìn)制補(bǔ)碼應(yīng)用中，則可從電路中取消反相器INV1-INV4，因此輸入量直接送至NAND1。于是，當(dāng)16位中所有位都為“0”時(shí)，NAND1的輸出量將為“1”，而當(dāng)至少有1位為“1”時(shí)，即輸出“0”。該電路也可容易地配備以檢測(cè)數(shù)據(jù)域中前導(dǎo)1的數(shù)量。
送至圖3的反相器INV1-INV3的數(shù)據(jù)還進(jìn)一步提供給其它邏輯電路。具體講，自16位數(shù)據(jù)串的位0來的數(shù)據(jù)除送至INV1外，也輸入至一個(gè)雙輸入NOR門NOR1的一個(gè)端口(端口A)，此外，自16位數(shù)據(jù)串的位0米的該數(shù)據(jù)還輸入至一個(gè)三輸入NAND門NAND2的一個(gè)端口(端口C)，這將下面更詳細(xì)地描述。
自16位數(shù)據(jù)串來的位1的數(shù)據(jù)，除輸入至INV2外，還輸入至NOR1的另一端口(端口B)。自16位數(shù)據(jù)串來的位2的數(shù)據(jù)，除輸入至INV3外，還輸入至一個(gè)雙輸入NAND門NAND3的一個(gè)端口(端口A)，這也將在下面更詳細(xì)地描述。
反相器INV2-INV4的輸出量也輸入至其它邏輯電路。具體說，反相器INV2的輸出量也輸入至NAND2的第二個(gè)端口(端口B)。反相器INV3的輸出量也輸入至另一個(gè)雙輸入NAND門NAND4的一個(gè)端口(端口B)。最后，反相器INV4的輸出量輸入至NAND4的第二個(gè)端口(端口A)，NAND2的第三個(gè)端口(端口A)，和NAND3的第二個(gè)端口(端口B)。
這些NOR和NAND門的輸出量還提供給其它邏輯電路，后者共同工作以使最終地提供“F”和“G”信號(hào)。具體說，NOR1的輸出量輸入至一個(gè)雙輸入NOR門NOR2的一個(gè)端口(端口A)。NAND4的輸出量輸入至NOR2的另一端口(端口B)。在此配備中，NOR門NOR2以參照?qǐng)D2A的方式提供“F”信號(hào)。
另一方面，NAND2和NAND3的輸出量輸入至第五個(gè)NAND門NAND5的第一和第二端口(分別為端口B和A)。在此配備中，NAND5以參照?qǐng)D2A的方式提供“G”信號(hào)。
如上所討論，F(xiàn)-G發(fā)生器FG1-FG4中每一個(gè)發(fā)生器都配備為可以和圖3所描述的F-G電路一樣工作。相應(yīng)地，如圖2A所示，及從下面將討論的圖4所示配備將可以看清，“F”和“G”輸出模式每隔4位的位置重復(fù)一次。也即，當(dāng)最高有效“1”處于位0、4、8或12的位置時(shí)，F(xiàn)G輸出量為”00”，當(dāng)最高有效“1”處于位1、5、9或13的位置時(shí)，輸出“01”，當(dāng)最高有效“1”處于位2、6、10或14的位置時(shí)，輸出“10”，以及當(dāng)最高有效“1”處于位3、7、11或15的位置時(shí)，輸出“11”。
在一個(gè)16位數(shù)據(jù)域中，有16個(gè)最高有效“1”可能占用的位置。因此，如圖2B所示，與圖2A對(duì)照看，需要一個(gè)4位二進(jìn)制以代表全部16個(gè)可能的位置。
相應(yīng)地，其它邏輯電路，具體說是兩個(gè)4路多路轉(zhuǎn)換器MUX1和MUX2，解碼電路DEC1和單個(gè)雙路多路轉(zhuǎn)換器MUX3，用于產(chǎn)生圖2B所示全部四位D、E、F和G。圖4描述本發(fā)明的該電路實(shí)施例，該電路產(chǎn)生的4位二進(jìn)制數(shù)代表16位數(shù)據(jù)串中前導(dǎo)零的數(shù)量。
如圖4所示，整個(gè)16位數(shù)據(jù)串輸入至F-G發(fā)生器FG1-FG4，以使位15至12輸入至FG1，位11至8輸入至FG2，位7至4輸入至FG3，及位3至0輸入至FG4。如上所描述，每個(gè)F—G發(fā)生器產(chǎn)生一個(gè)“F”和“G”輸出量。F-G發(fā)生器FG1-FG4的“F”輸出量分別送至MUX1的輸入端口IN1、IN2、IN3和IN4。另一方面，F(xiàn)G1-FG4的“G”輸出量分別送至MUX2的輸入端口IN1、IN2、IN3和IN4。然而FG1-FG4的零檢測(cè)輸出量ZD1—ZD4分別送至組成解碼器DEC1的其它邏輯電路及MUX1和MUX2的一些輸入端口，這將在下面解釋。
FG1的零檢測(cè)輸出量ZD1送至反相器INV5、一個(gè)雙輸入NOR門NOR3的第一輸入端口(端口A)和MUX1和MUX2的輸入端口S1。FG2的零檢測(cè)輸出量ZD2送至NOR3的第2個(gè)輸入端口(端口B)及一雙輸入NAND門NAND6的一個(gè)輸入端口(端口B)。FG3的零檢測(cè)輸出量ZD3送至一個(gè)雙輸入NOR門NOR4的一個(gè)輸入端口(端口A)、反相器INV6和一個(gè)雙輸入NAND門NAND7的一個(gè)輸入端口(端口B)。最后，F(xiàn)G4的零檢測(cè)輸出量ZD4只送至NOR4的另一輸入端口(端口B)。
又如圖4所示，INV5的輸出量送至NAND6的另一輸入端口(端口A)、MUX1和MUX2的輸入端口Slnot和雙路多路轉(zhuǎn)換器MUX3的選通門PG1的一個(gè)輸入端口A。INV6的輸出量送至一個(gè)雙輸入NAND門NAND8的一個(gè)輸入端口(端口B)，還送至MUX3的選通門PG2的輸入端口A。
NOR3的輸出量輸入至反相器INV7，一個(gè)雙輸入NAND門NAND9的輸入端口(端口A)、NAND7的第二輸入端口(端口A)和NAND8的第二輸入端口(端口A)。NOR3的輸出量還送至選通門PG1的端口CB和選通門PG2的端口C。NOR4的輸出量只送至NAND9的另一端口(端口B)。
NAND6的輸出量送至反相器INV8還有MUX1和MUX2的輸入端口S2not。NAND7的輸出量送至反相器INV9，還有MUX1的輸入端口S3not和MUX2的輸入端口S3not。此外，NAND8的輸出量輸入至反相器INV10，還有MUX1的輸入端S4not和MUX2的輸入端S4not。
NAND9的輸出量提供整個(gè)電路的補(bǔ)碼零檢測(cè)信號(hào)ZD5。也即，上面描述的電路一起運(yùn)行，當(dāng)整個(gè)16位數(shù)據(jù)域的全部位置都包含“0”時(shí)，輸出的補(bǔ)碼零檢測(cè)ZD5即為“0”。因此，如希望有“1”的零檢測(cè)，如圖3所示F-G發(fā)生器的做法一樣，可加一個(gè)反相器INV101因此只多一個(gè)邏輯延遲即可輸出真正零檢測(cè)信號(hào)。
反相器INV7的輸出量分別送至MUX3的選通門PG1和PG2的輸入端口C和CB。PG1和PG2的輸出量都送至反相器INV11。
INV8的輸出量送至MUX1和MUX2的端口S2，而INV9的輸出量則送至MUX1和MUX2的端口S3。最后，INV10的輸出量輸入至MUX1和MUX2的端口S4。
現(xiàn)將描述MUX1、MUX2和MUX3的操作。
圖5描述了本發(fā)明的4路多路轉(zhuǎn)換器，例如MUX1和MUX2的實(shí)施例。由于MUX1和MUX2都具有這個(gè)電路配備，所以圖5只參照MUX1進(jìn)行描述。
該4路多路轉(zhuǎn)換器包括4個(gè)選通門PG3-PG6。由于圖5參照MUX1，所以圖5所示輸入端IN1-IN4、S1-S4和S1not-S4not對(duì)應(yīng)于圖4中MUX1的那些輸入端。
當(dāng)一個(gè)信號(hào)“1”輸入至端口“C”和一個(gè)信號(hào)“0”輸入至端口“CB”時(shí)，諸如PG3-PG6的選通門將在它的端口“A”輸入的信號(hào)加以輸出。相反，當(dāng)一個(gè)信號(hào)“0”輸入至端口“C”和一個(gè)信號(hào)“1”輸入至端口“CB”時(shí)，該選通門禁止輸出在它端口“A”輸入的信號(hào)。
為了輸出所需能代表16位數(shù)據(jù)域中前導(dǎo)“1”位置的二進(jìn)制“F”和“G”信號(hào)，圖4所示解碼電路DEC1和FG1-FG4一起工作，使得在任何給定時(shí)間內(nèi)在MUX1和MUX2兩者中都只有PG3-PG6中的一個(gè)選通門激活，從而將它們的“A”輸入信號(hào)傳過去。也即，如確定前導(dǎo)“1”位于輸入至FG1的位15至12的位組中，則解碼電路DEC1和FG1-FG4一起工作，將MUX1和MUX2兩者內(nèi)選通門PG3激活，將它們的“A”輸入信號(hào)傳過去。因此由FG1輸出的“F”和“G”信號(hào)通過MUX1和MUX2的選通門PG3“傳”至這些多路轉(zhuǎn)換器的反相器INV12。
INV12主要用于將由選通門PG3-PG6中任何一個(gè)輸出的信號(hào)加以放大。在圖6所示64位實(shí)施例中以及下面將描述的，自MUX1和MUX2中INV12的輸出端取出信號(hào)，輸出至其它電路。然而，在16位應(yīng)用例子中，為得到如圖2A和2B所示前導(dǎo)“1”位置的相應(yīng)位的“F”和“G”位模式，可在INV12輸入端提取輸出信號(hào)“F”和“G”，因而不必由INV12進(jìn)行反相。另一方案是，如果必須或希望放大，則可加另一個(gè)反相器INV102。
與上述操作類似，當(dāng)確定前導(dǎo)“1”位于輸入至FG2的位11至8的位組中時(shí)，解碼電路DEC1與FG1-FG4一起工作，將MUX1和MUX2兩者內(nèi)的選通門PG4激活，將它們的“A”輸入信號(hào)傳過去。因此FG2所輸出的“F”和“G”信號(hào)經(jīng)MUX1和MUX2的選通門PG4“傳”至這些多路轉(zhuǎn)換器的反相器INV12，并可如以上描述那樣加以提取。
此外，當(dāng)確定前導(dǎo)“1”位于輸入至FG3的位7至4的位組中時(shí)，解碼電路DEC1與FG1-FG4一起工作，將MUX1和MUX2兩者內(nèi)的選通門PG5激活，將它們的“A”輸入信號(hào)傳過去。因此FG3所輸出的“F”和“G”信號(hào)經(jīng)MUX1和MUX2的選通門PG5“傳”至這些多路轉(zhuǎn)換器的反相器12，并可如以上描述那樣加以提取。最后，當(dāng)確定前導(dǎo)“1”位于輸入至FG4的位3至0的位組中時(shí)，解碼電路DEC1與FG1-FG4一起工作，將MUX1和MUX2兩者內(nèi)的選通門PG6激活，將它們的“A”輸入信號(hào)傳過去。因此FG4所輸出的“F”和“G”信號(hào)經(jīng)MUX1和MUX2的選通門PG6“傳”至這些多路轉(zhuǎn)換器的反相器INV12，并可如以上描述那樣加以提取。
MUX3的選通門PG1和PG2以類似方式工作。也即，對(duì)于圖4所示16位實(shí)施例說，結(jié)合圖2A和2B看，當(dāng)確定前導(dǎo)“1”位于位11-8或3-0的位組內(nèi)時(shí)，解碼器DEC1、FG1-FG4和MUX3一起工作，使“E”信號(hào)為“1”。相反，當(dāng)確定前導(dǎo)“1”位于位15-12或7-4的位組內(nèi)時(shí)，解碼器DEC1、FG1-FG4和MUX3一起工作，使“E”信號(hào)為“0”。
與MUX1和MUX2中的INV1 一樣，INV11主要用于將自選通門PG1或PG2輸出的信號(hào)加以放大。因此為得到如圖2A和2B所示前導(dǎo)“1”的相應(yīng)位置的“E”位模式，可在INV11輸入端提取輸出量“E”，因而不必由INV11進(jìn)行反相。另一方案是，如必須或希望放大，可加另一個(gè)反相器器INV103。
最后，對(duì)于16位實(shí)施例，如圖2A和2B所示，當(dāng)確定前導(dǎo)“1”處于位15-8的位組內(nèi)時(shí)，解碼器DEC1和FG1-FG4一起工作，使“D”信號(hào)為“0”。相反，當(dāng)確定前導(dǎo)“1”處于位7-0的位組內(nèi)時(shí)，解碼器DEC1和FG1-FG4一起工作，使“D”信號(hào)為“1”。INV7主要用于提供信號(hào)以所需方式對(duì)選通門進(jìn)行控制。因此為得到如圖2A和2B所示前導(dǎo)“1”的相應(yīng)位置的“D”位模式，可在INV7輸入端提取輸出量“D”而不必由INV7進(jìn)行反相。另一方案是，如必須或希望放大，可加另一個(gè)反相器INV104。
相應(yīng)地，上述實(shí)施例提供一個(gè)高速電路，它既能在16位數(shù)據(jù)域全部位為“0”時(shí)輸出一個(gè)零檢測(cè)信號(hào)，又能確定16位數(shù)據(jù)域中前導(dǎo)“1”位置并提供一個(gè)用以標(biāo)明前導(dǎo)0數(shù)量的二進(jìn)制輸出量。該二進(jìn)制輸出量和零檢測(cè)信號(hào)可送至移位電路(未示出)，例如循環(huán)移位器或類似電路，以便在需要時(shí)將該二進(jìn)制數(shù)據(jù)域規(guī)格化。
圖6中框圖顯示了用于64位數(shù)據(jù)域的本發(fā)明實(shí)施例。此實(shí)施例需要附加位“B”和“C”，以便對(duì)應(yīng)于圖7所示64位域中前導(dǎo)零的數(shù)量提供圖7B所示二進(jìn)制信號(hào)。如圖2A中一樣，X標(biāo)志“無所謂”情況，也即，本實(shí)施例中“X”處的位可為“1”，也可為“0”。
每個(gè)D-E-F-G發(fā)生器DEFG1-DEFG4完全相同于圖4所示D-E-F-G發(fā)生器電路，每個(gè)發(fā)生器為一個(gè)16位數(shù)據(jù)組輸出一個(gè)“D”“E”、“F”和“G”信號(hào)和一個(gè)零檢測(cè)信號(hào)。也即根據(jù)64位域的位63-48的狀態(tài)，DEFG1輸出“D”、“E”、“F”和“G”信號(hào)，或一個(gè)零檢測(cè)信號(hào)ZD161。類似地，根據(jù)64位域的位47-32的狀態(tài)，DEFG2輸出“D”、“E”“F”和“G”信號(hào)或一個(gè)零檢測(cè)信號(hào)ZD162；根據(jù)64位域的位31-16的狀態(tài)，DEFG3輸出“D”、“E”、“F”和“G”信號(hào)或一個(gè)零檢測(cè)信號(hào)ZD163；以及根據(jù)64位域的位15-0的狀態(tài)，DEFG4輸出“D”“E”、“F”和“G”信號(hào)或一個(gè)零檢測(cè)信號(hào)ZD164。
輸出量ZD161輸入至一個(gè)雙輸入NOR門NOR5的一個(gè)端口和與圖4所示相同的解碼電路DEC2。輸出量ZD162輸入至NOR5的另一端口和解碼電路DEC2。輸出量ZD163輸入至一個(gè)雙輸入NOR門NOR6的一個(gè)端口和解碼電路DEC2。最后，輸出量ZD164輸入至NOR6另一端口和解碼電路DEC2。
NOR5和NOR6的輸出量送至一個(gè)雙輸入NAND門NAND10的兩個(gè)端口，NAND10輸出整個(gè)64位域的補(bǔ)碼零檢測(cè)信號(hào)ZD64。也即，當(dāng)整個(gè)64位域的每一位都包含“0”時(shí)，信號(hào)ZD64為“0”。與圖4所示16位電路一樣，如希望有“1”的零檢測(cè)，則可加另一個(gè)反相器INV105而在該反相器輸出端提取零檢測(cè)信號(hào)。因此只多一個(gè)附加的邏輯延遲即可得到真正零檢測(cè)“1”。
圖6的64位實(shí)施例包括4個(gè)四路多路轉(zhuǎn)換器MUX4-7和一個(gè)雙路多路轉(zhuǎn)換器MUX8。多路轉(zhuǎn)換器MUX4-7接至解碼電路DEC2的方式類似于MUX1和MUX2接至DEC1的方式。
就是說，MUX4的輸入端IN1-4(未示)分別接收DEFG1—DEFG4的“D”輸出信號(hào)。相應(yīng)地，輸入端S1-S4和S1not-S4not接收來自DEFG1-DEFG4和解碼器DEC2的信號(hào)，以控制輸出哪個(gè)“D”信號(hào)。具體說，當(dāng)輸入量“S1”為“1”和“s1not”為“0”時(shí)，MUX4輸出來自DEFG1的“D”信號(hào)；當(dāng)“S2”為“1”和“S2not”為“0”時(shí)，MUX4輸出來自DEFG2的“D”信號(hào)；當(dāng)輸入量“S3”為“1”和“S3not”為“0”時(shí)，MUX4輸出來自DDEFG3的“D”信號(hào)；以及當(dāng)“S4”為“1”和“S4not”為“0”時(shí)，MUX4輸出來自DEFG4的“D”信號(hào)。如16位實(shí)施例中一樣，DEC2和DEFG1-DEFG4如此配備，使得在任何一個(gè)時(shí)間內(nèi)都只激活多路轉(zhuǎn)換器MUX4-7的四個(gè)選通門(未示出)中的一個(gè)以傳送信息。
MUX5的輸入端IN1-4(未示出)以類似的方式分別接收由DEFG1-DEFG4輸出的“E”信號(hào)；MUX6的輸入端IN1-4(未示出)類似地分別接收由DEFG1-DEFG4輸出的“F”信號(hào)；以及MUX7的輸入端IN1-4(未示出)接收由DEFG1-DEFG4輸出的“G”信號(hào)。相應(yīng)地，MUX5的輸入端S1-S4和S1ont-S4ont接收來自DEFG1-DEFG4和解碼器DEC2的信號(hào)，以控制輸出哪個(gè)“E”信號(hào)，MUX6的輸入端S1-S4和S1not-S4not接收來自DEFG1～DEFG4和解碼器DEC2的信號(hào)，以控制輸出哪個(gè)“F”信號(hào)，以及MUX7的輸入端S1-S4和S1not-S4not接收來自DEFG1-DEFG4和解碼器DEF2的信號(hào)，以控制輸出哪個(gè)“G”信號(hào)。
與16位實(shí)施例的多路轉(zhuǎn)換器MUX1和MUX2一樣，每個(gè)多路轉(zhuǎn)換器MUX4-7中都有一個(gè)反相器，用于放大來自其中任一選通門(未示出)的信號(hào)。因此這些反相器將每個(gè)電路DEFG1-DEFG4所提供的“D”、“E”、“F”和“G”信號(hào)加以反相，將圖4所描述的由MUX2和MUX2中反相器所反相的信號(hào)和INV7和INV11所反相的信號(hào)加以反相。相應(yīng)地，由MUX4-7所分別提供的輸出量“D”、“E”、“F”和“G”是圖7B所示輸出量，而不需再反相。
雙路多路轉(zhuǎn)換器MUX8以類似于16位實(shí)施例中雙路多路轉(zhuǎn)換器MUX3的方式，根據(jù)DEFG1-DEFG4的ZD161-ZD164零檢測(cè)信號(hào)，提供一個(gè)附加位“C”。也即，MUX8中的選通門(未示出)接收來自DEFG1-DEFG4和DEC2的信號(hào)，以圖7B所示方式將“C”位作為“1”或“0”加以輸出。具體說，當(dāng)最高有效“1”位于位63至48或31至16的位組內(nèi)時(shí)，“C”信號(hào)為“1”，以及當(dāng)最高有效“1”位于位47-32或15-0的位組內(nèi)時(shí)，“C”信號(hào)為“0”。
最后，具有圖7B所示模式的“B”信號(hào)自NOR5輸出端提取。具體說，當(dāng)最高有效“1”位于位63至32的位組內(nèi)時(shí)，“B”信號(hào)為“1”。此外，當(dāng)最高有效“1”位于位31至0的位組內(nèi)時(shí)，“B”信號(hào)為“0”。
相應(yīng)地，如上所述，該64位實(shí)施例提供一個(gè)高速電路，既用于在64位數(shù)據(jù)域的全部位為“0”時(shí)輸出一個(gè)零檢測(cè)信號(hào)，又用于確定該數(shù)據(jù)域內(nèi)前導(dǎo)“1”的位置，以便輸出一個(gè)代表該數(shù)據(jù)內(nèi)前導(dǎo)零的數(shù)量的二進(jìn)制信號(hào)。如果需要，輸出量“B”至“G”都可送至例如循環(huán)移位器或類似電路那樣的移位器(未示出)，以便將該64位數(shù)據(jù)串移位，從而將由該數(shù)據(jù)串代表的二進(jìn)制數(shù)規(guī)格化。
雖然本發(fā)明是參照最佳實(shí)施例具體地加以顯示和描述的，但熟悉技術(shù)的人知道，在不背離本發(fā)明的實(shí)質(zhì)和范圍的情況下，可作不同形式和細(xì)節(jié)的修改。
權(quán)利要求
1.一種用于在二進(jìn)制數(shù)據(jù)域內(nèi)確定具有相同預(yù)定值的前導(dǎo)二進(jìn)制數(shù)據(jù)位的數(shù)量的裝置，所述二進(jìn)制數(shù)據(jù)位在該二進(jìn)制數(shù)據(jù)域的最高有效位方向或最低有效位方向內(nèi)處于該二進(jìn)制數(shù)據(jù)域的前導(dǎo)位置，所述裝置包括眾多檢測(cè)電路，每個(gè)電路接收該二進(jìn)制數(shù)據(jù)域的眾多二進(jìn)制數(shù)據(jù)域的相應(yīng)部分，用于確定哪一個(gè)相應(yīng)部分包括一位其值與前導(dǎo)二進(jìn)制數(shù)據(jù)位的預(yù)定值相反的反值二進(jìn)制位，及用于輸出指示性的檢測(cè)信號(hào)；一個(gè)解碼器，連至所述眾多檢測(cè)電路，用于根據(jù)所述檢測(cè)器信號(hào)確定哪一所述部分包含所述反值二進(jìn)制位，后者是二進(jìn)制數(shù)據(jù)域中最高有效和最低有效反值二進(jìn)制位中的一位，及輸出指示性解碼信號(hào)，所述解碼器還用于根據(jù)某些所述檢測(cè)器信號(hào)輸出指示信號(hào)，用于標(biāo)明是否在所述二進(jìn)制數(shù)據(jù)域中所有所述二進(jìn)制數(shù)據(jù)位都具有預(yù)定值；以及邏輯電路，用于根據(jù)至少所述解碼信號(hào)確定前導(dǎo)二進(jìn)制數(shù)據(jù)位的數(shù)量，及輸出代表該數(shù)量的二進(jìn)制輸出信號(hào)。
2.如權(quán)利要求1所要求的裝置，其特征在于該邏輯電路包括眾多多路轉(zhuǎn)換器，它們中每一個(gè)接收至少某些所述解碼信號(hào)及輸出所述二進(jìn)制輸出信號(hào)的1位。
3.如權(quán)利要求2所要求的裝置，其特征在于所述眾多多路轉(zhuǎn)換器包括至少一個(gè)雙路多路轉(zhuǎn)換器和至少一個(gè)4路多路轉(zhuǎn)換器。
4.如權(quán)利要求3所要求的裝置，其特征在于所述裝置中所述4路多路轉(zhuǎn)換器的數(shù)量等于所述檢測(cè)電路的數(shù)量除以2及所述裝置中所述雙路多路轉(zhuǎn)換器的數(shù)量等于所述檢測(cè)電路的數(shù)量除以4。
5.權(quán)利要求1所要求的裝置，其特征在于該邏輯電路包括兩個(gè)4路多路轉(zhuǎn)換器，它們中每個(gè)接收某些所述解碼信號(hào)和某些所述檢測(cè)信號(hào)及輸出所述二進(jìn)制輸出信號(hào)的1位；以及一個(gè)雙路多路轉(zhuǎn)換器，用于接收某些所述解碼信號(hào)及輸出所述二進(jìn)制輸出信號(hào)的1位。
6.權(quán)利要求1所要求的裝置，其特征在于所述二進(jìn)制數(shù)據(jù)域包括16位所述二進(jìn)制數(shù)據(jù)位和所述眾多檢測(cè)電路等于4，所述4個(gè)檢測(cè)電路中每一個(gè)電路接收所述二進(jìn)制數(shù)據(jù)位中的4位；以及所述邏輯電路包括兩個(gè)4路多路轉(zhuǎn)換器，它們中每一個(gè)連至所述4個(gè)檢測(cè)電路和所述解碼電路，用于接收某些所述檢測(cè)器信號(hào)和某些所述解碼信號(hào)，及每一個(gè)相應(yīng)地分別輸出所述二進(jìn)制輸出信號(hào)的第一和第二位；以及一個(gè)雙路多路轉(zhuǎn)換器，連至所述4個(gè)檢測(cè)電路和所述解碼電路，用于接收某些所述檢測(cè)信號(hào)和某些所述解碼信號(hào)，及相應(yīng)地輸出所述二進(jìn)制輸出信號(hào)的第三位。
7.權(quán)利要求6所要求的裝置，其特征在于所述解碼器對(duì)應(yīng)于某些所述檢測(cè)器信號(hào)輸出所述二進(jìn)制輸出信號(hào)的第四位。
8.權(quán)利要求1所要求的裝置，其特征在于由所述檢測(cè)電路中每個(gè)電路所輸出的所述檢測(cè)器信號(hào)中的一個(gè)標(biāo)明是否由該檢測(cè)電路所接收的相應(yīng)部分中的所有二進(jìn)制數(shù)據(jù)位都具有預(yù)定值。
9.權(quán)利要求1所要求的裝置，其特征在于所述指示性信號(hào)標(biāo)明是否所述二進(jìn)制數(shù)據(jù)域中所有所述二進(jìn)制數(shù)據(jù)位都具有“0”值。
10.一種用于在二進(jìn)制數(shù)據(jù)域內(nèi)確定具有相同預(yù)定值的前導(dǎo)二進(jìn)制數(shù)據(jù)位的數(shù)量的裝置，所述二進(jìn)制數(shù)據(jù)位在該二進(jìn)制數(shù)據(jù)域的最高有效位方向或最低有效位方向內(nèi)處于該二進(jìn)制數(shù)據(jù)域的前導(dǎo)位置，所述裝置包括眾多第一邏輯電路，每個(gè)所述第一邏輯電路用于接收二進(jìn)制數(shù)據(jù)域的眾多二進(jìn)制數(shù)據(jù)位的相應(yīng)部分，每個(gè)所述第一邏輯電路包括眾多檢測(cè)電路，每個(gè)電路接收眾多二進(jìn)制數(shù)據(jù)位的相應(yīng)部分的相應(yīng)段，用于確定哪個(gè)相應(yīng)段包含具有與該相應(yīng)部分中前導(dǎo)二進(jìn)制數(shù)據(jù)位的預(yù)定值相反的值的反值二進(jìn)制位，及用于輸出指示性檢測(cè)信號(hào)；一個(gè)解碼器，連至所述眾多檢測(cè)電路，用于根據(jù)所述檢測(cè)信號(hào)確定哪個(gè)所述段包含所述反值二進(jìn)制位，后者是二進(jìn)制數(shù)據(jù)域中最高有效和最低有效反值二進(jìn)制位中的一位，所述解碼器還用于輸出指示性解碼信號(hào)；以及邏輯電路，用于根據(jù)至少所述解碼信號(hào)確定在所述相應(yīng)部分中前導(dǎo)二進(jìn)制數(shù)據(jù)位的數(shù)量，及用于輸出代表該數(shù)量的二進(jìn)制輸出信號(hào)；以及一個(gè)第二邏輯電路，用于接收由所述第一邏輯電路所輸出的每一個(gè)所述二進(jìn)制輸出信號(hào)，用于根據(jù)至少所述二進(jìn)制輸出信號(hào)確定在所述二進(jìn)制數(shù)據(jù)域中前導(dǎo)二進(jìn)制數(shù)據(jù)位的數(shù)量，及輸出代表性總數(shù)量二進(jìn)制輸出信號(hào)。
11.權(quán)利要求10所要求的裝置，其特征在于每個(gè)所述第一邏輯電路輸出一個(gè)指示性信號(hào)，用于標(biāo)明是否由第一邏輯電路所接收的所述相應(yīng)部分中所述二進(jìn)制數(shù)據(jù)位的每一位都具有預(yù)定值，及所述第二邏輯電路根據(jù)每個(gè)所述第一邏輯電路所輸出的所述二進(jìn)制輸出信號(hào)和所述指示性信號(hào)確定所述二進(jìn)制數(shù)據(jù)域中前導(dǎo)二進(jìn)制數(shù)據(jù)位的數(shù)量。
12.權(quán)利要求10所要求的裝置，其特征在于所述第二邏輯電路根據(jù)至少每一個(gè)所述第一邏輯電路所輸出的所述二進(jìn)制輸出信號(hào)，輸出一個(gè)指示性信號(hào)以標(biāo)明是否所述二進(jìn)制數(shù)據(jù)域中每一位所述二進(jìn)制數(shù)據(jù)位都具有預(yù)定值。
13.權(quán)利要求10所要求的裝置，其特征在于所述第二邏輯電路包括一個(gè)連至所述眾多第一邏輯電路的第二解碼電路，用于根據(jù)至少所述二進(jìn)制輸出信號(hào)確定哪個(gè)所述相應(yīng)部分包含所述反值二進(jìn)制位，后者是該相應(yīng)部分中最高有效和最低有效反值二進(jìn)制位中的一位，及用于輸出指示性第二解碼信號(hào)，所述第二邏輯電路根據(jù)所述二進(jìn)制輸出信號(hào)和所述第二解碼器信號(hào)確定所述二進(jìn)制數(shù)據(jù)域中前導(dǎo)二進(jìn)制數(shù)據(jù)位的數(shù)量，及輸出代表性的總數(shù)量二進(jìn)制輸出信號(hào)。
14.權(quán)利要求10所要求的裝置，其特征在于所述二進(jìn)制數(shù)據(jù)域包括64位所述二進(jìn)制數(shù)據(jù)位，所述眾多第一邏輯電路等于4，所述4個(gè)第一邏輯電路中每個(gè)電路接收16位所述二進(jìn)制數(shù)據(jù)位并包括4個(gè)解碼器，每個(gè)所述解碼器接收所述16位二進(jìn)制數(shù)據(jù)位的4位；以及所述4個(gè)第一邏輯電路中每個(gè)電路的所述邏輯電路包括兩個(gè)4路多路轉(zhuǎn)換器，它們中每個(gè)連至所述4個(gè)檢測(cè)電路和所述解碼電路，用于接收某些所述檢測(cè)器信號(hào)和某些所述解碼信號(hào)，及每個(gè)相應(yīng)地分別輸出所述二進(jìn)制輸出信號(hào)的第一和第二位；以及一個(gè)雙路多路轉(zhuǎn)換器，連至所述4個(gè)檢測(cè)電路和所述解碼電路，用接收某些所述檢測(cè)器信號(hào)和某些所述解碼信號(hào)，及相應(yīng)地輸出所述二進(jìn)制輸出信號(hào)的第三位。
15.權(quán)利要求14所要求的裝置，其特征在于所述4個(gè)第一邏輯電路中的每一個(gè)電路的所述解碼電路，對(duì)應(yīng)于由所述相應(yīng)的第一邏輯電路中所述檢測(cè)器所提供的某些所述檢測(cè)器信號(hào)，分別輸出由所述4個(gè)第一邏輯電路的每個(gè)所述電路所輸出的所述二進(jìn)制輸出信號(hào)的第四位。
16.權(quán)利要求15所要求的裝置，其特征在于所述第二邏輯電路包括一個(gè)第二解碼電路，連至所述眾多第一邏輯電路，用于根據(jù)至少所述進(jìn)制輸出信號(hào)，確定哪一個(gè)所述相應(yīng)部分包含所述反值二進(jìn)制位，后者是該相應(yīng)部5中最高有效和最低有效反值二進(jìn)制位中的一位，及用于輸出指示性第二解碼信號(hào)；4個(gè)4路多路轉(zhuǎn)換器，每個(gè)連至所述4個(gè)第一邏輯電路中的一個(gè)電路的所述第二解碼電路，用于接收某些所述二進(jìn)制輸出信號(hào)和某些所述第二解碼信號(hào)，及相應(yīng)地分別輸出所述總數(shù)量二進(jìn)制輸出信號(hào)的第一、第二、第三和第四位；以及一個(gè)雙路多路轉(zhuǎn)換器，連至所述4個(gè)第一邏輯電路和所述第二解碼電路，用于接收某些所述二進(jìn)制輸出信號(hào)和某些所述第二解碼信號(hào)，及相應(yīng)地輸出所述總數(shù)量二進(jìn)制輸出信號(hào)的第五位。
17.權(quán)利要求16所要求的裝置，其特征在于所述第二解碼電路對(duì)應(yīng)于某些所述二進(jìn)制輸出信號(hào)輸出所述總數(shù)量二進(jìn)制輸出信號(hào)的第六位。
18.一種用于在二進(jìn)制數(shù)據(jù)域中確定具有相同預(yù)定值的前導(dǎo)二進(jìn)制數(shù)據(jù)位的數(shù)量的方法，所述二進(jìn)制數(shù)據(jù)位在該二進(jìn)制數(shù)據(jù)域的最高有效位方向或最低有效位方向內(nèi)處于該二進(jìn)制數(shù)據(jù)域的前導(dǎo)位置，所述方法包括以下步驟存放眾多代表二進(jìn)制數(shù)據(jù)域的二進(jìn)制數(shù)據(jù)位；將眾多二進(jìn)制數(shù)據(jù)位的相應(yīng)部分取樣，以確定哪個(gè)相應(yīng)部分包括具有與該前導(dǎo)二進(jìn)制數(shù)據(jù)位的預(yù)定值相反的反值二進(jìn)制位，及輸出指示性檢測(cè)器信號(hào)；根據(jù)所述檢測(cè)器信號(hào)確定哪一個(gè)所述部分包含所述反值二進(jìn)制位，后者是二進(jìn)制數(shù)據(jù)域中最高有效和最低有效反值二進(jìn)制位中的一位，及輸出指示性解碼信號(hào)；以及根據(jù)至少所述解碼信號(hào)確定前導(dǎo)二進(jìn)制數(shù)據(jù)位的數(shù)量及輸出代表該數(shù)量的二進(jìn)制輸出信號(hào)。
19.權(quán)利要求18所要求的方法，其特征在于進(jìn)一步包括用于確定是否所述二進(jìn)制數(shù)據(jù)域中所有所述二進(jìn)制數(shù)據(jù)位都具有所述預(yù)定值及輸出指示性信號(hào)的步驟。
20.權(quán)利要求18所要求的方法，其特征在于所述采樣步驟將所述二進(jìn)制數(shù)據(jù)域的所述數(shù)據(jù)位的四位組進(jìn)行采樣。
全文摘要
一種用于確定二進(jìn)制數(shù)據(jù)域，(定卡域)中前導(dǎo)零或一的數(shù)量的高速裝置和方法，進(jìn)一步用于標(biāo)明該二進(jìn)制數(shù)據(jù)域的所有位是否全為零或一。該裝置包括眾多并聯(lián)的檢測(cè)電路，用于輸入該二進(jìn)制數(shù)據(jù)域的不同段。每個(gè)檢測(cè)電路配備為用于查找二進(jìn)制數(shù)據(jù)域的包含最高有效“1”的段中的該位位置，并輸出一個(gè)代表位于該最高有效“1”之前的前導(dǎo)零的數(shù)量的二進(jìn)制數(shù)信號(hào)。每個(gè)檢測(cè)電路還確定該檢測(cè)器所輸入的段中的每一位是否都包含一個(gè)“0”，若是，則提供一個(gè)代表該情況的零檢測(cè)信號(hào)。
文檔編號(hào)G06F7/00GK1143218SQ95117308
公開日1997年2月19日 申請(qǐng)日期1995年9月11日 優(yōu)先權(quán)日1994年9月29日
發(fā)明者羅蘭·艾伯特·比查德 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司