專利名稱：裝有總線控制模塊的多處理器系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種裝有總線控制模塊的多處理器系統(tǒng)，尤其涉及一種包括通過采用新實現(xiàn)的計算機系統(tǒng)數(shù)據(jù)總線傳輸協(xié)議能使不同處理器之間傳輸數(shù)據(jù)，并增強系統(tǒng)總線穩(wěn)定性的總線控制模塊在內(nèi)的多處理器系統(tǒng)。
傳統(tǒng)主處理器II和III的系統(tǒng)總線中所用的數(shù)據(jù)總線分別有64位和128位的能力(capability)。主處理器II通過使用一個傳輸數(shù)據(jù)(64位)和一個字節(jié)屏蔽信號(8位)在板間進行數(shù)據(jù)傳輸。加入該字節(jié)屏蔽信號以顯示要發(fā)送的數(shù)據(jù)量(64位)和數(shù)據(jù)的有效性，它由每個數(shù)據(jù)字節(jié)一個字節(jié)屏蔽位組成。主處理器III通過使用傳輸數(shù)據(jù)(128位)和對應(yīng)128位的數(shù)據(jù)而被加入的字節(jié)屏蔽信號(即，總共16位)在板間進行數(shù)據(jù)傳輸。
因為系統(tǒng)總線以高速處理大量數(shù)據(jù)，控制總線的電路變復(fù)雜了。另外，由于信號線數(shù)目增多，元件數(shù)目不可避免地增加了，這就影響了整個系統(tǒng)。
通常，中型和大型計算機配有不同的線路板以執(zhí)行特定的功能，例如，一塊用于控制整個系統(tǒng)的處理器板，一塊用于控制數(shù)據(jù)輸入/輸出的輸入/輸出控制板，以及一塊用于控制數(shù)據(jù)存儲功能的存儲器板。每塊板都需要包括特定功能的處理器。
但是，因為裝到傳統(tǒng)的中型和大型計算機上的每塊線路板采用同一制造商生產(chǎn)的一種處理器，所以控制總線的電路很復(fù)雜，而且信號線增多了。
因此，本發(fā)明的一個目的是提供一種有總線控制模塊的多處理器系統(tǒng)，該模塊使得采用多處理器的計算機系統(tǒng)中，處理器之間的兼容數(shù)據(jù)傳輸成為可能。
為了實現(xiàn)上述目的，提供了一種包括多塊采用不同協(xié)議并通過系統(tǒng)總線分享數(shù)據(jù)的處理器板的多處理器系統(tǒng)。其中，每一塊處理器板包括一個處理器，它用于發(fā)送或接收數(shù)據(jù)信號和符合特定協(xié)議的特定信息信號；一個總線控制模塊，它用于把處理器的特定信息信號轉(zhuǎn)換成公用信息信號并將結(jié)果與數(shù)據(jù)信號一起發(fā)送到系統(tǒng)總線，以及將來自系統(tǒng)總線的公用信息信號轉(zhuǎn)換成適于該處理器的特定信息數(shù)據(jù)并將結(jié)果與數(shù)據(jù)信號一起發(fā)送到處理器。
通過詳細介紹其優(yōu)選實施方式，本發(fā)明的上述目的和其它優(yōu)點將更明顯?？蓞⒖几綀D，其中

圖1是傳統(tǒng)處理器系統(tǒng)的框圖；圖2是包括本發(fā)明總線控制模塊的多處理器系統(tǒng)的框圖；圖3A—圖31構(gòu)成了一張時序圖，它顯示了當“寫”命令發(fā)給圖2中所示系統(tǒng)時的時間范圍(time frame)；以及圖4A—圖4I構(gòu)成了一張時序圖，它顯示了當“讀”命令發(fā)給圖2中所示系統(tǒng)時的時間范圍。
圖1是一張傳統(tǒng)處理器系統(tǒng)的框圖。傳統(tǒng)處理器系統(tǒng)使用有統(tǒng)一傳輸特性的處理器，使得，處理器可在沒有關(guān)于數(shù)據(jù)屏蔽的控制下，以有限格式使用。
傳統(tǒng)的處理器系統(tǒng)包括一個用于處理數(shù)據(jù)和地址以通過接收系統(tǒng)總線使用權(quán)來發(fā)送/接收數(shù)據(jù)的處理器11；一個用于存儲從處理器11輸出的地址的地址緩沖器13；一個用于存儲從處理器11輸出的數(shù)據(jù)的數(shù)據(jù)緩沖器14；一個用于接收發(fā)自處理器11的總線請求信號111并產(chǎn)生用于控制總線使用權(quán)的總線控制信號112的總線請求控制模塊16；以及一個用于通過系統(tǒng)總線141發(fā)送/接收地址和數(shù)據(jù)的總線收發(fā)器18。圖1中，參考數(shù)字121、122和123代表地址總線，參考數(shù)字131、132和133代表數(shù)據(jù)總線。
當在預(yù)定的處理器系統(tǒng)中通過數(shù)據(jù)總線進行數(shù)據(jù)傳輸時，處理器11根據(jù)板中總線請求控制模塊16的控制得到總線使用權(quán)。具有總線使用權(quán)的處理器11通過總線收發(fā)器18將數(shù)據(jù)量和符合處理器協(xié)議的字節(jié)屏蔽信號發(fā)送給系統(tǒng)總線141。這里，用于通過系統(tǒng)總線141發(fā)送/接收數(shù)據(jù)的處理器有統(tǒng)一的特性。因此，按同一傳輸協(xié)議發(fā)送的數(shù)據(jù)不用轉(zhuǎn)換就可被接收。這就是說，處理器系統(tǒng)中每一塊線路板必須使用具有同樣特性的處理器，以在板間發(fā)送并接收數(shù)據(jù)。
圖2是包括本發(fā)明總線控制模塊的多處理器系統(tǒng)的框圖。該多處理器系統(tǒng)包括一個用于處理數(shù)據(jù)和地址以通過接收系統(tǒng)總線使用權(quán)來發(fā)送/接收數(shù)據(jù)的處理器21；一個用于存儲從處理器21輸出的地址的地址緩沖器23；一個用于存儲從處理器21輸出的數(shù)據(jù)的數(shù)據(jù)緩沖器24；一個用于接收來自處理器21的總線請求信號211并產(chǎn)生一個用于控制總線使用權(quán)的總線控制信號212的總線請求控制模塊26；一個用于通過系統(tǒng)總線241發(fā)送/接收地址和數(shù)據(jù)的總線收發(fā)器28；以及一個用于滿足數(shù)據(jù)傳輸格式并與此同時允許具有不同傳輸特性的處理器之間進行數(shù)據(jù)傳輸?shù)目偩€控制模塊29。在圖2中，參考數(shù)字221、222和223代表地址總線，參考數(shù)字231、234和236代表數(shù)據(jù)總線，參考數(shù)字233代表字節(jié)屏蔽總線，參考數(shù)字235代表與總線控制模塊29的字節(jié)屏蔽總線233有關(guān)的總線收發(fā)器控制總線。
本發(fā)明可用于在多塊線路板之間進行數(shù)據(jù)傳輸?shù)那闆r，這些線路板上裝有采用不同傳輸協(xié)議的處理器。例如，本發(fā)明可用在采用英特爾奔騰(Intel pentium)處理器的線路板和采用Sun微處理器的線路板之間進行數(shù)據(jù)傳輸。
當一個特定的處理器板(例如，采用英特爾奔騰處理器的線路板)通過數(shù)據(jù)總線214發(fā)送數(shù)據(jù)時，處理器21根據(jù)板上裝的總線請求控制模塊26的控制，得到總線使用權(quán)。
有總線使用權(quán)的處理器21將數(shù)據(jù)信號(128或64位)和符合對應(yīng)處理器的特定協(xié)議的字節(jié)屏蔽信號(16或8位)輸出到數(shù)據(jù)緩沖器24。來自數(shù)據(jù)緩沖器24的數(shù)據(jù)被輸出到總線收發(fā)器28。另外，從數(shù)據(jù)緩沖器24輸出的字節(jié)屏蔽信號通過總線控制模塊29輸出到總線收發(fā)器28。
總線控制模塊29將輸入的字節(jié)屏蔽信號轉(zhuǎn)換成符合對應(yīng)處理器(如，Sun微處理器)的協(xié)議類型，并把結(jié)果輸出到總線收發(fā)器28。通過總線控制模塊29轉(zhuǎn)換字節(jié)屏蔽信號的過程必須在某一時間周期內(nèi)完成，該時間周期用于在圖1所示傳統(tǒng)技術(shù)不變的情況下將字節(jié)屏蔽信號發(fā)送到系統(tǒng)總線。換句話說，總線控制模塊29必須在使用系統(tǒng)總線241的處理器依照總線請求控制模塊26請求使用總線之前，將數(shù)據(jù)轉(zhuǎn)換成符合接收線路板的協(xié)議類型。
當協(xié)議轉(zhuǎn)換所需的時間加到系統(tǒng)總線格式中時，整個系統(tǒng)性能可能降級。因此，從處理器21發(fā)送的字節(jié)屏蔽信號在地址周期得以控制，使得，數(shù)據(jù)屏蔽信號在下個數(shù)據(jù)周期很好地準備。
圖3A—圖3I表示了當數(shù)據(jù)從處理器21發(fā)送到系統(tǒng)總線241(圖2所示)情況下的時間格式。
地址、傳送類型(TI)、傳送量(TS)以及低位地址(LOA)在同一周期內(nèi)于系統(tǒng)總線241被驅(qū)動(如圖3C—圖3F所示)，數(shù)據(jù)在下一周期被驅(qū)動(圖3G)。隨后，響應(yīng)線路板發(fā)送一個與地址有關(guān)的地址確認(AACK)信號，該信號在做出發(fā)送請求的線路板驅(qū)動數(shù)據(jù)之后兩個周期被驅(qū)動(圖3H)。在隨后的周期內(nèi)，發(fā)出與數(shù)據(jù)有關(guān)的數(shù)據(jù)確認(DACK)信號。
圖4A—圖4I表示了當圖2所示的處理器讀取系統(tǒng)總線數(shù)據(jù)情況下的時間格式(time Format)。
地址、傳送類型(TT)、傳送量(TS)和低位地址(LOA)在同一周期內(nèi)于系統(tǒng)總線241被驅(qū)動(如圖4C—圖4F所示)。隨后，響應(yīng)線路板發(fā)送一個與地址有關(guān)的地址確認(AACK)信號，該信號在做出發(fā)送請求的線路板驅(qū)動數(shù)據(jù)之后兩個周期被驅(qū)動(圖4G)。于是，需要數(shù)據(jù)的線路板等待，直到數(shù)據(jù)被傳到。當被請求的數(shù)據(jù)傳送時(圖4H)，與數(shù)據(jù)有關(guān)的數(shù)據(jù)確認(DACK)信號被發(fā)送。
根據(jù)總線請求控制模塊26的控制，通過得到總線使用權(quán)〔取決于與系統(tǒng)總線241上線路板有關(guān)的仲裁請求(ABRQ)優(yōu)先級〕，可執(zhí)行上述操作。該模塊26在發(fā)送地址和數(shù)據(jù)的不同周期開始之前請求使用總線。
表1列出了輸入英特爾奔騰處理器所用的信息信號(即字節(jié)屏蔽信號)，并將輸入信號轉(zhuǎn)換成Sun微處理器所用的信息信號(即表明數(shù)據(jù)量的公用信息信號)，以使配有各微處理器的線路板之間的數(shù)據(jù)傳輸成為可能。這就是說，3位的TS和1位的TT決定了每塊板之間所傳輸?shù)臄?shù)據(jù)量。
表1
這里，TS是數(shù)據(jù)量的信號，TT是表明數(shù)據(jù)類型的信號。而且，若TT為0，處理器21的數(shù)據(jù)被單傳送(single—transmit)到系統(tǒng)總線241；若TT為1，數(shù)據(jù)則被塊傳送(block—transmit)到系統(tǒng)總線241。
根據(jù)傳統(tǒng)方法，對于一個其數(shù)據(jù)量為128位的系統(tǒng)，數(shù)據(jù)量用16位的字節(jié)屏蔽位來表示。而在本發(fā)明中，如表1所示，總線控制模塊29將字節(jié)屏蔽信號轉(zhuǎn)換成1位的TT和3位的TS，以表示數(shù)據(jù)量，這就減少了系統(tǒng)總線中信號線的數(shù)目。在表1中，表明了數(shù)據(jù)量，但并沒有表明有效數(shù)據(jù)是從系統(tǒng)總線241中哪條數(shù)據(jù)位線發(fā)送/接收的。
表2列出了低位地址(LOA)，它通過使用地址線的3位來識別系統(tǒng)總線中有效數(shù)據(jù)線的開始。表2
在表2中，字節(jié)屏蔽信號(BM〔7..0〕)的1位代表數(shù)據(jù)總線中數(shù)據(jù)線的一個字節(jié)單元。表2中還表示了從圖2的處理器21輸出的字節(jié)屏蔽信號(BM)與傳輸陣列地址(即，LOA)之間的關(guān)系。例如，如果數(shù)據(jù)量是四字節(jié)，總線控制器29將從以二進制數(shù)“00001111”輸入的BM〔7..0〕信號反相，產(chǎn)生一個二進制數(shù)“11110000”。如果把該值在表2中進行查找，則結(jié)果與/BM〔7..0〕值中的二進制數(shù)“×××10000”相對應(yīng)(即表2的第5行)，LOA值為100。因此，可通過使用第63至第32條數(shù)據(jù)線，在某時刻把數(shù)據(jù)傳送到系統(tǒng)總線。在四字節(jié)傳輸中，如果處理器請求有效數(shù)據(jù)(例如“11110000”)的發(fā)送和接收，那么總線控制器29將使以二進制數(shù)“11110000”輸入的字節(jié)屏蔽信號(BM)反相，從而產(chǎn)生為二進制數(shù)“00001111”的/BM〔7..0〕值，它與表2的第一行相對應(yīng)。因此，LOA輸出為“000”。這樣，可通過使用第0條至第31條數(shù)據(jù)線立刻把數(shù)據(jù)傳送到系統(tǒng)總線。
進一步說，表2的LOA值可被分組，而且可連續(xù)進行數(shù)據(jù)傳輸。換句話說，對調(diào)整不當?shù)闹С?misalignment support)是可能的。總線控制器29可由靈活可編程門陣列(FPGA)構(gòu)成，而且其電路易于更換。例如，考慮到處理器板的速度時，可使用某個特定制造商的高速處理器。另外，考慮到與連接到板上的不同設(shè)備的兼容性，可使用另一制造商的輸入/輸出線路板，這就構(gòu)成了一個完整的計算機系統(tǒng)。這樣構(gòu)造的系統(tǒng)可增強性能并提高與其它系統(tǒng)的兼容性。
如上所述，在包含本發(fā)明總線控制器的多處理機系統(tǒng)中，總線控制器將特定信息信號(BM)轉(zhuǎn)換成公用信息信號TT、TS和LOA，以發(fā)送并接收數(shù)據(jù)。這樣，簡化了直接影響系統(tǒng)整體功能的總線收發(fā)器，并增加系統(tǒng)總線穩(wěn)定性。所以，使用不同協(xié)議處理器的系統(tǒng)之間的數(shù)據(jù)發(fā)送與接收是可能的。
權(quán)利要求
1.一種裝有多塊采用不同協(xié)議并通過系統(tǒng)總線分享數(shù)據(jù)的處理器板的多處理器系統(tǒng)，每一塊所述處理器板包括一個處理器，它用于發(fā)送并接收數(shù)據(jù)信號和符合特定協(xié)議的特定信息信號；以及一個總線控制模塊，它用于把特定信息信號轉(zhuǎn)換成公用信息信號并將結(jié)果與數(shù)據(jù)信號一起發(fā)送到系統(tǒng)總線，以及將來自系統(tǒng)總線的公用信息信號轉(zhuǎn)換成符合所述處理器的特定信息數(shù)據(jù)并將結(jié)果與數(shù)據(jù)信號一起發(fā)送到所述處理器。
2.根據(jù)權(quán)利要求1的多處理器系統(tǒng)，其中，所述特定信息信號對應(yīng)字節(jié)屏蔽位(BM)，該屏蔽位在使用英特爾奔騰處理器的線路板中用于表明數(shù)據(jù)量和數(shù)據(jù)有效性。
3.根據(jù)權(quán)利要求1的多處理器系統(tǒng)，其中，所述公用信息信號由在使用Sun微處理器的線路板中用于表明數(shù)據(jù)量的傳送量(TS)信號，用于表明數(shù)據(jù)類型的傳送類型(TT)，以及用于表明有效數(shù)據(jù)起始位的低位地址(LOA)來組成。
全文摘要
一種裝有可使不同處理器之間進行數(shù)據(jù)傳輸并增強系統(tǒng)總線穩(wěn)定性的總線控制模塊的多處理器系統(tǒng)。系統(tǒng)中包括多塊通過系統(tǒng)總線分享數(shù)據(jù)的處理器板。每塊處理器板上裝有一個用于發(fā)送與接收的處理器和一個用于轉(zhuǎn)換的總線控制模塊，從而將特定信息信號轉(zhuǎn)換成公用信息信號TT、TS和LOA，并進行數(shù)據(jù)的發(fā)送與接收。
文檔編號G06F13/36GK1127389SQ9510500
公開日1996年7月24日 申請日期1995年4月19日 優(yōu)先權(quán)日1995年1月19日
發(fā)明者金昌勇 申請人:三星電子株式會社