專利名稱：用于高速二進制乘法器的改進的華萊士(w)-樹加法器的結構和方法
技術領域：
本發(fā)明涉及一種用于數(shù)字乘法的方法和裝置，更具體的是一種用于構成二進制乘法器中進位存儲加法器的方法和器件。
二進制乘法器是計算密集型數(shù)字計算機的一個關鍵單元。為了提高處理速度，乘法功能要用復雜的電路構成，因此是速度的瓶頸。所以二進制乘法器性能的改善直接影響進行計算密集型應用的計算機的性能。典型的二進制乘法器包括做為基本結構單元的進位存儲加法器。采用W—樹的二進制加法器(WTA)是進位存儲加法器的一種形式，是高速二進制乘法器的有效構成的必要單元。W—樹加法器進行中間列加合計算，利用乘法器的初步乘積結果，產生對應于列數(shù)據(jù)的部分和以及分進位。WTA產生一對部分和以及部分進位；每個輸入數(shù)據(jù)列需要一個WTA。因此，在M位乘N位的乘法器中需要N＋M—1個WTA，每個WTA都有至多N位輸入。W—樹加法器采用1位全加法器(FA)做為基本結構單元。對于1位全加法器，三個輸入數(shù)據(jù)位產生兩個輸出數(shù)據(jù)位、和以及進位。
WTA包括一組FA，這組FA形成一系列的級。它將列數(shù)據(jù)從原始大小(N位)減少到所需的兩位、部分和以及部分進位。FA的位減特性(即3—2)確定了WTA所需FA級數(shù)。因為一給定計算所需的級數(shù)直接影響整體速度，所以WTA的構成是處理速度的關鍵。
FA的3—2的位減特性使WTA中的FA級數(shù)與輸入位數(shù)的對數(shù)成比例。如6位需要3級，32位需要8級，64位需要10級。每個FA的門延時數(shù)是由其結構決定的。然而，當位數(shù)變大時，F(xiàn)A的級數(shù)和乘法器的凈延時變大。因此輸入位數(shù)實際上影響WTA的速度，進而影響處理器的速度。所以，構成一個WTA所需FA級數(shù)的任一減少都將極大地提高一個給定二進制乘法器的性能。
根據(jù)本發(fā)明描述了一個具有減少全加法器級數(shù)的進位存儲加法器。進位存儲加法器用于對二進制數(shù)據(jù)組或列求和，并為每列產生一個部分和以及一個部分進位。一個特定列的二進制數(shù)據(jù)位具有相同的數(shù)量級。不同列中的二進制數(shù)據(jù)位具有不同的數(shù)量級，相鄰的列按升序相差一個數(shù)量級。進位存儲加法器包括多個1位和2位全加法器。1位和2位全加法器構型成多個互連的改進的W—樹加法器(集加法器)中，每個改進的W—樹加法器用于對來自至少一列的二進制數(shù)據(jù)求和，并產生一個部分和以及一個部分進位。改進的W—樹加法器的數(shù)目等于二進制數(shù)據(jù)的列數(shù)。每個改進的W—樹加法器有多個用于減少二進制數(shù)據(jù)位數(shù)的1位和2位全加法器組合的級，最后一級是一個用于產生部分和以及部分進位的1位全加法器。一組連接線用于改進W—樹加法器中的級與同一改進W—樹加法器的其它級的連接，以及與其它改進W—樹加法器中的級的連接，這些連接線通常連到接收和傳送具有同一數(shù)量級的二進制數(shù)據(jù)位的輸入和輸出端。
另外還根據(jù)多個二進制數(shù)據(jù)位的求和方法對本發(fā)明進行了描述。開始，二進制數(shù)據(jù)位被分成多個組，每組包括同一數(shù)量級的所有二進制數(shù)據(jù)位。每組的二進制數(shù)據(jù)位被輸入至少一個改進的W—樹加法器中，每個改進的W—樹加法器包括多個互連的1位和2位全加法器。通過1位和2位全加法器的連續(xù)級來減少二進制數(shù)據(jù)位數(shù)，為每組二進制數(shù)據(jù)位產生一個部分和以及一個部分進位。
結合以下部分的說明和插圖可以進一步了解本發(fā)明的性質和優(yōu)點。


圖1示例說明二進制乘法函數(shù)和典型的列加法函數(shù)，圖中顯示了三個函數(shù)子部1位乘法，進位存儲加法和超前進位加法。
圖2A顯示輸出信號特征對輸入信號電平的1位全加法器函數(shù)表。
圖2B用二和三輸入的或非門(NOR)與線連或電路(Wired OR)構成的1位全加法器。
圖3示意說明用1位全加法器構成的實現(xiàn)進位存儲加法器函數(shù)的W—樹加法器。
圖4示例說明對常規(guī)列—列方式改進的用1位全加法器構成的W—樹加法器。
圖5說明W—樹加法器所需的1位全加法器的級數(shù)是輸入數(shù)據(jù)位數(shù)的函數(shù)。
圖6A顯示輸出信號特征對輸入信號電平的2位全加法器功能表。
圖6B用二和三輸入的或非門與線連或電路構成的2位全加法器。
圖6C顯示1位全加法器和2位全加法器一個具體構成的性能的示例計算結果。
圖7包括2位全加法器的改進的W—樹加法器。
圖8顯示用2位全加法器構成的改進的W—樹加法器的連接方案的前兩級。
圖9說明改進的W—樹加法器所需的級數(shù)是輸入數(shù)據(jù)位數(shù)的函數(shù)。
圖10根據(jù)輸入數(shù)據(jù)位數(shù)比較W—樹加法器所需1位全加法器級數(shù)與改進的W—樹加法器所需級數(shù)的對比表。
圖11顯示一對1/2位全加法器與一個1位全加法器之間的連接的可能組合。
圖12顯示在第一級與第二級之間第二高位WTA連接最大，2位全加法器級最優(yōu)利用的32位W—樹加法器。
圖13顯示在第一級與第二級之間使用混合交叉WTA連接，連接方案的第二個變體的32位W—樹加法器。
圖14顯示使相鄰交叉WTA連接總體最大，連接方案的第三個變體的32位W—數(shù)加法器。
二進制乘法函數(shù)圖1是使用列加法的二進制乘法函數(shù)的示例說明。如圖所示，此運算采用通常的從右至左的書寫方法，中間行2來自乘數(shù)4乘以被乘數(shù)6的一位乘積。也就是說，如果乘數(shù)位是1，則結果行2即為根據(jù)乘數(shù)位的數(shù)量級右移的被乘數(shù)6。如果乘數(shù)位是0，則結果行2全部為0。行2在列8中按指定位的權(或數(shù)量級)對齊。進行上述處理后，N＋M—1列8(N是被乘數(shù)6的位數(shù))在M行2(M是乘數(shù)4的位數(shù))中。在示例中乘數(shù)4是5位，被乘數(shù)6是5位；代表位乘的中間結果的行2是5個，列8是9個。另外，還有2行，每個有9位以及部分和10與部分進位12等將在以后討論。最終和14(10位)是在列8中完成數(shù)據(jù)的加和的結果。在數(shù)字計算機中，二進制乘法能被分解成三個函數(shù)部分，它們是1位乘陣列16，進位存儲加法器18的和超前進位加法器20。這些也在圖1中標明。1位乘法器16有兩個輸入字，乘數(shù)4(M位)和被乘數(shù)6(N位)，并對它們進行位乘產生菱形陣列中的N×M個數(shù)值。這些數(shù)值構成了N＋M—1個列8數(shù)據(jù)，它是進位存儲加法器18的輸入數(shù)據(jù)。進位存儲加法器18對這些數(shù)據(jù)進行基本的求和運算，并為每列產生部分和位與部分進位位做為中間結果。它們是超前進位加法器20的輸入數(shù)據(jù)。超前進位加法器20進行最終的求和運算，產生N＋M位的最終結果14。二進制列加法函數(shù)是二進制乘法器的關鍵運算。本發(fā)明具體涉及做為二進制乘法函數(shù)中的列加法器的進位存儲加法器18的結構的改進。
W—樹加法器(WTA)W—樹二進制加法器是構成二進制乘法器中進位存儲加法器18的通常結構單元，是高速二進制乘法器有效實現(xiàn)的必要組成部分。WTA在上述中間計算中做為列加法器，進行中間的列加計算，并為每個列8產生一位部分和以及一位部分進位。每列8都有一個WTA。N×M位的乘法器16則需要N＋M—1個N位輸入的WTA。這種應用的WTA通常有幾種一般的實現(xiàn)形式，它們既可以使用Booth編碼也可以不使用。采用一系列1位全加法器(FA)呈樹狀構成的WTA是一種這是要討論的常規(guī)方法。這種構成將產生多個FA級，級數(shù)與輸入數(shù)據(jù)位的對數(shù)成比例。
1位全加法器(FA)1位全加法器(FA)是構成WTA的一種常規(guī)基本結構單元。1位全加法器的基本特性如圖2a中函數(shù)表22所示。1位全加法器具有以下特性3個輸入產生2個輸出數(shù)據(jù)位。輸入數(shù)據(jù)端24通常標為A，B和Ci(進位輸入)；輸出端26為S(和)和Co(進位輸出)。函數(shù)表22顯示了輸出數(shù)據(jù)是三個輸入二進制數(shù)據(jù)所有可能組合(8種)的函數(shù)。函數(shù)表也顯示了FA可視為一個二進制計數(shù)器，輸出端產生0(即S＝Co＝0)當輸入端全為0；1(即S＝1，Co＝0)當輸入端有一個1；2(即S＝0，Co＝1)當輸入端任意兩個為1和
3(即S＝1，Co＝1)當輸入端全為1。
函數(shù)表22顯示了FA的輸出僅僅依賴于輸入1的個數(shù)，而不依賴于哪個端被激活。也就是說，F(xiàn)A的所有輸入端都是等價的，因此可以相換。輸出端沒有這種特點，S和Co端是有區(qū)別的不能同等對待。一個FA30的門級的具體構成如圖2b所示。此處FA的函數(shù)是用NOR邏輯元件實現(xiàn)的，輸入(A，B和Ci)和輸出(S和Co)分別標在頂部和底部，此電路能夠完全實現(xiàn)FA30的函數(shù)表22中的特性。電路使用了二和三輸入NOR元件32以及連線的OR元件。NOR邏輯元件32的特性是只有所有輸入全為0時，一個給定元件的輸出才為1。此種構成將與以后討論的2列加法器進行處理速度比較。
常規(guī)W—樹二進制加法器的構成FA30是WTA構成中通常的采用的結構單元。這種構成將在這里討論，WTA34的一個示例構成如圖3所示。這是一個13位—2位W—樹加法器34，采用了11個FA元件30，分成5級36，它代表了本申請的常規(guī)構型。相對于給定列8的13個輸入位的輸入端38標在圖的頂部。因為此電路是列加法器，所以輸入位是沒有區(qū)別的。也就是說，來自1位乘法函數(shù)的對應一行的任一位可以輸入到任一方便的輸入端38，實際上，一列中的任一位都可以接到方便的輸入端。在此例中，輸入數(shù)據(jù)的12位由4個FA30組成的第一級36處理，一位直接接到第二級36。第一級36的輸出由12個輸入位減少到8位，每個進位輸出端(Co)的輸出給圖中40所示的下一個高數(shù)量級位列。第二級36其余的輸入來自圖中42所示的下一個低數(shù)量級位列的Co端。同樣，第二級36處理輸入數(shù)據(jù)，使位數(shù)從9位減少到6位，如此下去直到一個FA30產生一個部分和位44以及一個部分進位位46。于是FA30的所有進位輸出位都送給下一個高數(shù)量級位列，同樣來自下一個低數(shù)量級位列的所有進位輸出位都送到此WTA。
為了減少代表所討論WTA34圖的復雜性，圖4顯示了一個描述進位輸出數(shù)據(jù)到下一個高數(shù)量級位列及下一個低數(shù)量級位列的進位輸出數(shù)據(jù)到此WTA的連接的改進圖。此圖用帶數(shù)字的圓圈(此圖中數(shù)字為1)代替40和42。在以后的討論中，還會出現(xiàn)帶2的圓圈。這表示進位輸出數(shù)據(jù)直接到第二個高數(shù)量級位列以及第二個低數(shù)量級位列的進位輸出數(shù)據(jù)到此WTA的連接。以后還將使用一個圓圈中帶負數(shù)的擴展。這表示與原連接相反。例如，如果是—1，則輸出數(shù)據(jù)到前一列，輸入數(shù)據(jù)來自下一列。
為了進一步說明含有FA級的WTA的特點，圖5顯示了1位全加法器所需級數(shù)(底部1—9)對輸入列數(shù)據(jù)位數(shù)(3—63)的關系。此圖可以由在位數(shù)范圍內進行排布得到，也可以從第4位起歸納得到，因為它由一和二兩種分支組成。此圖同樣顯示了一給定級數(shù)的最大輸入數(shù)據(jù)位數(shù)。因此，13位(我們的示例)正是以常規(guī)方法使用FA級的5級WTA所能求和的最大位數(shù)。FA的3—2位減特性產生了一系列的級，級數(shù)與輸入數(shù)據(jù)位數(shù)的對數(shù)成比例，級的位減比的最大值為1.5。
2位全加法器(TFA)根據(jù)本發(fā)明，除了1位全加法器外，2位全加法器也是構成改進的WTA的基本結構單元之一。2位全加法器(TFA)的基本特性如圖6A的函數(shù)表50所示。TFA具有以下特性五個輸入數(shù)據(jù)產生3個輸出數(shù)據(jù)。輸入數(shù)據(jù)端52由字母A0，B0，Ci(進位輸入)，A1和B1標出；輸出數(shù)據(jù)端54為S0(和0)，S1(和1)和Co(進位溢出)。函數(shù)表50顯示了輸出數(shù)據(jù)是所有5個輸入的32種組合的函數(shù)。TFA可被視為一對并置的FA，其中一個FA的進位輸出內接到第二個FA的進位輸入。這解釋了5個輸入和3個輸出并說明了輸入輸出之間的函數(shù)關系。而且，TFA的功能特性同樣顯示了A1，B1輸入和A0，B0，Ci輸入之間的區(qū)別。也就是說TFA的所有輸入并不是等價的。A1，B1對應于下一個高數(shù)量級位。對輸出而言，S1對應于下一個高數(shù)量級位，Co對應于第二個高數(shù)量級位。正如被提到的，TFA可被視為兩個并置的FA。對這一點的利用將在以后討論。
圖6b顯示了一個具體的TFA的門級構成。同F(xiàn)A一樣，TFA功能由NOR邏輯元件32和連線OR元件實現(xiàn)的，輸入和輸出分別在頂部和底部標明，此電路能完全實現(xiàn)TFA60函數(shù)表50的特性。具體的圖示結構清楚地顯示了TFA60是一對并置的FA。同樣，此具體的構成可與FA的構成在所需門級數(shù)上進行對比。也就是說，兩個構成具有相同的所需門級數(shù)，即4級。因此可認為對于兩種電路的構成將產生基本相同的延時。通過一個具體CMOS構成的計算機模擬驗證這種看法。FA30和TFA60的模擬結果如圖6c的表64所示。表64顯示了最壞情況下從器件輸入到輸出的延時。結果顯示對于FA，到和輸出的延時為1.4納秒，而TPA到S1輸出的延時為1.6納秒。雖然這些結果依賴于技術和構成，但是它們驗證了原先認為兩種電路速度基本相同的看法。
改進的W—樹加法器用改進的W—樹加法器可以構成一種改進的進位存儲加法器。所述改進包括用FA和TFA構成電路結構，這種混合能夠以較少的級實現(xiàn)相同的端—端功能。所述改進還包括連接線路拓撲結構的修改以適應由于TFA輸入/輸出信號的要求所引起的變化。這種改進通過減少WTA的級數(shù)提高進位存儲加法器的性能。這里將通過圖7所示的13位進位存儲加法器的一部分來說明這些改進。這個WTA電路70與以前的示例(圖4)在功能上是等價的，但是它比以前的常規(guī)WTA34需要較少的級數(shù)。為了說明改進的WTA70，我們將從輸出開始進行回溯。第四級，最后一級72提供兩位輸出，一個部分和74與一個部分進位76，因此適于一個FA30。此級需要三個輸入，因此第三級適于一個TFA60。原先的WTA34和改進的WTA70在連接上的主要不同是數(shù)據(jù)去往和來自相鄰加法器的方式。對于TFA60，除S1輸出來自和去往下一個相鄰的WTA外，進位輸出Co來自和去往相分離的第二個WTA。而且輸入A1和B1通常來自下一個高數(shù)量級的WTA。第三級和第四級，78和72之間的連接方案說明了這些考慮，第三級78的去向正如上說明。第四級的輸入如下輸入B來自第三級的S0；輸入A來自前一個低數(shù)量級的WTA的A1，以及輸入Ci來自第二個前WTA的Co。這是因為前一個低數(shù)量級的WTA的輸出S1與當前WTA的數(shù)量級在功能上是等價的，以及下一個前WTA的輸出Co對當前WTA在功能上也是等價的。圖7中的第二級80的TFA60和第三級78之間的連接同樣說明了這種等價。此處，下一個高數(shù)量級位的S1輸出與第三級78的B1輸入相連，這是因為B1輸入要求來自下一個高數(shù)量級位的輸入。
從輸出開始，向輸入回溯，第三級所需的五個輸入自然要求一個FA30和一個TFA60。連接按照上述規(guī)定進行。最終，第二級所需的八個輸入同樣自然的要求兩個TFA60和一個FA30。一對FA/TFA驅動第二級的TFA60，另一個TFA驅動第二級80的FA30。在第一級82輸入端A1和B1出現(xiàn)的帶圓圈的—1將在下文中討論。上述說明了改進的WTA70的構成和連接。
對進位存儲加法器構型的其余改進是輸入列數(shù)據(jù)的分配方式的重新安排。也就是說，因為TFA的A1和B1輸入相對于下一個高數(shù)量級位，這要求輸入列數(shù)據(jù)對此加以考慮。這一要求也使圖7中WTA的輸入端出現(xiàn)了帶圓圈的—1。
圖8顯示了這種連接方案的示例說明，其中顯示了三個連續(xù)的改進的WTA70的列輸入數(shù)據(jù)的連接，連接用X標明。這也是個13位的例子，顯示了每個改進的WTA72的第一級和第二級，82和80的輸入的連接方案。三條線(虛線84，粗實線86和細實線88)代表了三個13位WTA的輸入模式(即到包括兩個TFA和一個FA的第一級)。從底到頂查看第一級82中的粗實線86，其中有三個來自輸入列n的輸入進入一個TFA(位1，2和3)。另外兩個來自輸入列n＋1的輸入(為4和5)如前所述在A1和B1輸入進入同一TFA。同樣，輸入列n的輸入位4和5如上述說明的連接方案去往相鄰的改進的WTA(用虛線表示)的A1和B1輸入。由粗實線表示的WTA的下面三個輸入(位6，7和8)是FA的三個輸入。其余的連接(位9到13)與前5個相同。
來自第一級的輸出產生8個數(shù)據(jù)位，用于輸入的連接方案如圖所示。第二級80的輸入連接方案與第一級的前八位完全相同，是八位的典型連接方案。
圖9將進一步說明由TFA60和FA30組合構成的級的WTA70的特性。此圖顯示了所需級數(shù)與輸入列位數(shù)(從3位到58位)的關系。此圖與圖5類似。圖9同樣顯示了一給定級數(shù)的最大輸入位數(shù)。所以13位(我們以前的示例)是四級WTA的最大位數(shù)。這比只有FA構成的WTA少一級。這是因為5—3位減比的最大值為1.667，而3—2位減比最大值為1.5。
對任一給定的將N位輸入數(shù)據(jù)減少到2位輸出數(shù)據(jù)的W—樹加法器，我們可以通過以下方程近似得到將N部分和減少到只有兩個部分和的所需級數(shù)。
(M/P)^(級數(shù))＝N/2 (1)此處M是每個加法器的輸入位數(shù)，P是加法器的輸出位數(shù)。
此方程說明每級減少(即M/P)的級數(shù)次冪等于輸入比輸出。求解得級數(shù)＝(logN－log2)/(logM－logP) (2)可以看到，該式中每次乘以M/P后，結果都必須要近似到下一個整數(shù)。
只使用1位全加法器時，M＝3，P＝2方程(2)為級數(shù)＝(logN－0.30103)/0.17609 (3)由于每級中部分和的數(shù)目的減少不大于在前級的部分和數(shù)目減少的1/3，所以，我們可以看到每級減少0.33333，反之，如果只使用兩位全加法器，并且M＝5，P＝3，則方程式(2)為級數(shù)＝(logN－0.30101)/0.22185 (4)由于每級中部分和數(shù)目的減少不大于在前級的部分和數(shù)目減少的3/5，所以我們可以看到每級減少0.4。這樣，對于在一位全加法器上加上兩位全加法器而言，減少比m/p為最大20％。
如上所述，TFA的5—3數(shù)據(jù)位減特性使WTA加法器具有比只使用FA的WTA高的減少因子。圖10中的表90根據(jù)輸入數(shù)據(jù)96的位數(shù)比較了常規(guī)W—樹加法器所需1位全加法器級92的級數(shù)和改進的W—樹加法器的所需的加法器級94(1位全加法器和2位全加法器的組合)的級數(shù)。表90羅列了圖5和圖9中的數(shù)據(jù)，但用一種不同的方式以比較本發(fā)明的特性和常規(guī)構型的。表90在最后一列98中也利用常規(guī)構型所需的級數(shù)與改進構型的差顯示了性能的提高。只有在以下四種情況，改進的WTA不能減少所需級數(shù)；即位數(shù)n等于3，4，6和9。
改進的W—樹加法器電路構成的多樣性對于求和的每種列位數(shù)存在多種可能的電路構成。我們之所以采用13位示例是因為這是一個能說明本發(fā)明所有突出特點的適宜位數(shù)。然而因為存在許多可能的構成，我們還包括了其它幾種具體示例以說明可能變化的范圍。
以下研究了那些可實現(xiàn)一對FA/TFA和一個FA之間連接的可能電路組合。這種連接可以貫穿典型WTA的始終，也可以因這兩種電路的位減特性而自然出現(xiàn)。另一方面，有許多可能的級內連接方案在功能上是等價的。
對于一對FA/TFA和一個FA之間相對簡單的組合，也有10種不同的連接組合。能夠實現(xiàn)的可能電路組合如圖11所示。也就是說，表100中的每列102都對應一種特定且唯一的電路構型。因為TFA的任意三個輸入A0，B0和Ci是等價的，所以它們不被視為不同的電路構型。對TFA的一對輸入A1和B1情況也一樣。如果這些等價的形式也被視為是有區(qū)別的話，則所有可能的組合數(shù)還要乘以12(即3！*2！)。表列只顯示了位級的連接。也就是說，有可能兩個不同的位級進入一個TFA；即同列和下一個相鄰的列?？紤]到同一列可視為是局部的，這里分別用[1]和[2]標明1數(shù)量級位[1]；2數(shù)量級位[2]。此外還有4數(shù)量級位[4]，是TFA的進位輸出。TFA/FA有三種不同的輸出級，即分別來自FA和TFA的兩個同列([1])輸出；分別來自FA和TFA的兩個下一個相鄰列([2])輸出；和來自TFA的一個相離第二列([4])輸出，共5個輸出。在表100中，從一對FA/TFA的輸出到下一個的TFA輸入的連接用上述符號表示。一共有10種可能的組合能實現(xiàn)一對FA/TFA到一個TFA的位減功能(即8輸入到3輸出)。例如，13位示例(圖7)就是按圖中第一列的組合連接的，即[1]，[1]，[1]，[2]和[2]。這種構型既被用于第二級和第三級之間，也被用于第一級和第二級之間。
為了減少說明要討論的WTA的圖的復雜性，一種表示FA30和TFA60的改進圖如圖12—14a所示。也就是說取消了對應的端口標號(即A，A0等)。這是因為在圖中規(guī)定連接順序與以前是相同的。也就是說，如以TFA為例，其輸入端在頂部，從左到右為Ci，B1，B0，A1和A0。輸出端在底部，從左到右為Co，S1和S0。
圖12以這種表示方式顯示了另一個可能連接方案多樣性的示例。這是一個35位的W—樹加法器110。它具有6級加法器30和60，在第一級全部使用TFA60，如此進行最大化6級加法器所能處理的位數(shù)。此例中，第一級112的7個TFA60的輸出以最少的連接去往其它的WTA110(輸入第二級114)。這是通過最大化第二個高數(shù)量級的WTA的連接(帶2的圓圈)實現(xiàn)的。圖12顯示了圖11中一對FA/TFA到一個FA的四種可能的連接。它們是第四級和第五級(118和120)之間的構型#3；第三級和第四級(116和118)之間的構型#6；第二級和第三級(114和116)之間分別在中間和右側的構型#2和#5。
圖13顯示了35位改進的W—樹加法器的第二個示例130。這種連接的變體與上述電路110(圖12)在功能上是等價的，但此例中第一級132的7個WTA60的輸出使用了WTA的混合連接(各有5個帶1和帶2的圓圈)。圖13顯示了圖11中一對FA/TFA到一個FA的另外四種可能的連接。它們具體是第四級和第五級(138和140)之間；第三級和第四級(136和138)之間；第二級和第三級(134和136)之間中間和右側的構型#9，#8，#10和#7。
圖14顯示了35位改進的W—樹加法器的第三個示例150。這種連接的變體與上述圖12和圖13所示的電路在功能上是等價的，但此例使用了總體最大數(shù)目的相鄰的，下一個高數(shù)量級交叉WTA連接(帶1的圓圈)。圖14也使用了圖11中一對FA/TFA到一個FA的另外一種可能的連接。具體是第四級和第五級(158和160)之間的構型#4。為了進一步說明可能連接方案的多樣性，我們考慮圖12和圖13中35位加法器110和130的第二級(114，134)。其包括三個TFA60和兩個FA30，并將21位減少到13位。另外一個等價變體如圖14所示。在此例中第二級使用了4個TFA60將20位減少到12位，第21位繞過第二級154直接接到第三級的輸入。這種方案與以前的組合在功能上是等價的，使來自第一級152的21位減少到第三級156的所需的13位輸入。然而這種連接同時使第二級和第三級避免了以前示例中所使用的一對FA/TFA到一個TFA的連接方案。在第三級156出現(xiàn)了一對FA/TFA，但輸出交叉連到右側的電路FA30。此外，下一個TFA的輸入全部來自第三級(即FA和TFA)。這樣做是為了說明連接給定W—樹加法器中FA30和TFA60以及保持所要求的功能的等價和最小級數(shù)有多種不同的方式。這同時也說明等價連接方案不依賴于一致性，周期性，重復性和內部亞電路結構。實際上，可能連接的多樣性不僅存在于一組給定的電路類型(如一對FA/TFA和一個FA的組合)，還存在于多個TFA和FA組合的適宜的，更高級的可能組合中。因此方程(2)近似給出的結果(由圖9精確給出)可以由多種可能的電路組合實現(xiàn)。
雖然根據(jù)具體的實施方案對本發(fā)明進行了詳細的描述，但是只要不背離本發(fā)明的精神和范圍，前述事項以及形式和細節(jié)上的修改將能被技術人員理解。
權利要求
1.一個進位存儲加法器，用于對多個二進制數(shù)據(jù)位組進行求和，并為每組產生一個部分和以及一個部分進位，一個特定組的二進制數(shù)據(jù)位具有相同的數(shù)量級，不同組的二進制數(shù)據(jù)位具有不同的數(shù)量級，此進位存儲加法器包括多個1位全加法器；多個2位全加法器，1位全加法器和2位全加法器被構型成多個互連的集加法器中，每個加法器集用于對至少來自一組的二進制數(shù)據(jù)位進行求和，并產生一個部分和以及一個部分進位，每個集加法器包括多個級，每級包括一個1位全加法器和2位全加法器的組合；以及多個將每個集加法器，其中級與同一集加法器中的級以及與進位存儲加法器的其它集加法器中的級相連的連接線。
2.權利要求1所描述的進位存儲加法器，其中每個1位全加法器包括加數(shù)輸入端A和B；第一進位輸入輸入端Ci；第一進位輸出輸出端Co；和一個和輸出端S。
3.權利要求1所描述的進位存儲加法器，其中每個2位全加法器包括第一加數(shù)輸入端A0和B0；第二加數(shù)輸入端A1和B1；第二進位輸入輸入端Ci；第二進位輸出輸出端Co；第一和輸出端S0；和第二和輸出端S1。
4.權利要求1所描述的進位存儲加法器，其中每個加法器集包括第一級，用于減少二進制數(shù)據(jù)位數(shù)，該二進制數(shù)據(jù)位至少來自一組；多個中間級，用于進一步減少二進制數(shù)據(jù)位數(shù)；最后一級，包括一個1位全加法器，用于產生部分和以及部分進位。
5.權利要求4所描述的進位存儲加法器，其中每個集加法器的第一級包括至少一個具有高數(shù)量級輸入端和低數(shù)量級輸入端的2位全加法器，高數(shù)量級輸入端接收具有第一數(shù)量級的第一二進制數(shù)據(jù)位，低數(shù)量級輸入端接收具有第二數(shù)量級的第二二進制數(shù)據(jù)位，第一數(shù)量級比第二數(shù)量級高一個數(shù)量級。
6.權利要求1所描述的進位存儲加法器，其中連接線連接接收和發(fā)送具有相同數(shù)量級的輸入和輸出端。
7.一個進位存儲加法器，用于對多個二進制數(shù)據(jù)位組進行求和，并為每組產生一個部分和以及一個部分進位，一個特定組的二進制數(shù)據(jù)位具有相同的數(shù)量級，不同組的二進制數(shù)據(jù)位具有不同的數(shù)量級，此進位存儲加法器包括多個1位全加法器，每個1位全加法器包括加數(shù)輸入端A和B，第一進位輸入輸入端Ci，第一進位輸出輸出端Co和一個和輸出端S；多個2位全加法器，每個2位全加法器包括第一加數(shù)輸入端A0和B0，第二加數(shù)輸入端A1和B1，第二進位輸入輸入端Ci，第二進位輸出輸出端Co，第一和輸出端S0和第二和輸出端S1，1位全加法器和2位全加法器被構型成多個互連集加法器中，每個集加法器用于對至少來自一組的二進制數(shù)據(jù)位進行求和，并產生一個部分和與一個部分進位，每個集加法器包括多個級，每級包括一個1位全加法器和2位全加法器的組合；以及多個將每個集加法器中的級與同一集加法器中的級以及與進位存儲加法器的其它集加法器中的級相連的連接線，連接線連接接收和發(fā)送具有相同數(shù)量級的輸入和輸出端。
8.權利要求7所描述的進位存儲加法器，其中每個集加法器的第一級包括至少一個2位全加法器，第一級中的每個2位全加法器的A1和B1接收來自第一組具有第一數(shù)量級的第一二進制數(shù)據(jù)位，每個2位全加法器的A0，B0和Ci接收來自第二組具有第二數(shù)量級的第二二進制數(shù)據(jù)位，第一數(shù)量級比第二數(shù)量級高一個數(shù)量級。
9.權利要求7所描述的進位存儲加法器，其中每個第二Co只接到對下一個高數(shù)量級的二進制數(shù)據(jù)位進行求和的集加法器的級的A1和B1以及對第二個高數(shù)量級的二進制數(shù)據(jù)位進行求和的集加法器的級的A，B，A0，B0，第一Ci和第二Ci；每個第一Co和S1只接到同一集加法器的A1和B1以及對下一個高數(shù)量級的二進制數(shù)據(jù)位進行求和的集加法器的A，B，A0，B0，第一Ci和第二Ci；以及每個S和S0只接到同一集加法器的A，B，A0，B0，第一Ci和第二Ci以及對下一個低數(shù)量級的二進制數(shù)據(jù)位進行求和的集加法器的A1和B1。
10.權利要求7所描述的進位存儲加法器，其中每組最大二進制位數(shù)為18。
11.權利要求7所描述的進位存儲加法器，其中每組最大二進制位數(shù)為55。
12.一個用于對多個二進制數(shù)據(jù)位組進行求和的方法，包括的步驟為將二進制數(shù)據(jù)位分成不同的組，每組包括具有相同數(shù)量級的所有二進制數(shù)據(jù)位；將每組二進制數(shù)據(jù)位輸入多個集加法器中的至少一個，每個集加法器包括多個互連的1位全加法器和2位全加法器；通過每個集加法器中1位全加法器和2位全加法器級減少二進制數(shù)據(jù)位數(shù)；為每組二進制數(shù)據(jù)位產生一個部分和與一個部分進位。
全文摘要
一個用于二進制乘法器的進位存儲加法器，具有減少了的全加法器級數(shù)。該進位存儲加法器對二進制數(shù)據(jù)列求和，并構成多個1位和2位全加法器，該1位和2位全加法器構成多個互連的改進的W-樹加法器，每個W-樹加法器用于將來自至少一列的二進制數(shù)據(jù)位加和，并生成部分和以及部分進位。
文檔編號G06F7/52GK1128069SQ94192967
公開日1996年7月31日 申請日期1994年8月1日 優(yōu)先權日1993年8月5日
發(fā)明者雷納德·丹尼斯·拉里克 申請人:現(xiàn)代電子美國公司