專利名稱：用于總線接口單元的雙向數(shù)據(jù)存儲裝置的制作方法
如果下列美國專利申請已經(jīng)完全公開的話，本申請則在此引用為參考申請序列號815，992，注冊日1992.1.2，題目為“用于具有雙總線結(jié)構(gòu)的計算機系統(tǒng)的總線控制邏輯”。(進一步的識別是其案號BC9-91-089)。
申請序列號816，116，注冊日1992.1.2，題目為“分布機器”。(進一步的識別是其案號BC9-91-090)。
申請序列號816，184，注冊日是1992.1.2，題目為“優(yōu)先權(quán)誤差檢測與校復”。(進一步的識別是其案號BC9-91-091)。
申請序列號816，204，注冊日1992.1.2，題目為“超高速緩沖存儲器探測機數(shù)據(jù)無效技術(shù)”。(進一步的識別是其案號BC9-91-092)。
申請序列號816，203，注冊日1992.1.2，題目為“用于具有雙總線結(jié)構(gòu)計算機系統(tǒng)的總線接口邏輯”。(進一步的識別是其案號BC9-91-093)。
申請序列號816，693，注冊日1992.1.2，題目為“用于控制總線操作速度的總線接口”。(進一步的識別是其案號BC9-91-106)。
申請序列號816，698，注冊日1992.1.2，題目為“用于在總線至總線接口處確定地址單元的方法與裝置。(進一步的識別是其案號BC9-91-107)。
本發(fā)明涉及在一具有雙總線結(jié)構(gòu)的計算機系統(tǒng)中的總線到總線的接口，特別是涉及用于暫存在系統(tǒng)兩總線間傳送的數(shù)據(jù)的總線到總線接口單元和方法。
一般地說，在計算機系統(tǒng)中，尤其是在個人計算機系統(tǒng)中，數(shù)據(jù)是在各系統(tǒng)裝置之間傳送的，這些系統(tǒng)裝置如中心處理單元(CPU)，存儲裝置和直接存儲存取(DMA)控制器。此外，數(shù)據(jù)還在擴展部件之間傳送，例如輸入/輸出(I/O)裝置，以及在這些I/O裝置和各類系統(tǒng)裝置間傳送。該I/O裝置和各類系統(tǒng)裝置經(jīng)過計算機總線進行相互二者間及多者間的通訊，該總線包含有一系列的導線，沿該導線信息被從若干信號系統(tǒng)傳送到若干目的地的任意之一。許多這類系統(tǒng)裝置和I/O裝置具有被用作總線控制器(即可以控制該計算機系統(tǒng)的裝置)以及作為總線服從設備(即受總線控制器的控制)的能力。
具有多于一個總線的個人計算機已為公知。典型地，提供有局部總線，經(jīng)該總線CPU與一超高速緩沖存儲器或一個存儲控制器進行通訊;還提供一系統(tǒng)I/O總線，經(jīng)該總線，系統(tǒng)總線裝置，諸如DMA控制器或I/O裝置經(jīng)過存儲控制器與系統(tǒng)存儲器通訊。該系統(tǒng)I/O總線包含一個系統(tǒng)總線和一個由一總線接口單元相聯(lián)接的I/O總線。通過該I/O總線，I/O裝置彼此相互通訊。該I/O裝置還典型地要求與系統(tǒng)總線裝置，諸如系統(tǒng)存儲器相互通訊。這種通訊必須經(jīng)過總線接口單元而途經(jīng)I/O總線和系統(tǒng)總線來實現(xiàn)。
當在系統(tǒng)總線和I/O總線間傳送數(shù)據(jù)過程中，經(jīng)常需要能夠提供耦合到所說兩個總線其一或二者的裝置，該裝置操作于顯著不同的速度并處以不同的數(shù)據(jù)傳輸模式。舉例來說，可能存在有耦合到I/O總線的裝置，其I/O總線寫帶寬為1，2和4字節(jié)。另一方面，在稱為脈沖帶的、相當快的傳輸中，該系統(tǒng)總線可以具備傳送16字節(jié)數(shù)據(jù)包括信息的能力。進一步說，經(jīng)常期望是從相鄰地址傳送一相當大量的數(shù)據(jù)。假如這種傳送的完成屬無需要求對每一地址單元作特定的說明的話，那么這類傳送是可期望的并且是省時的。
因此，有必要的是其系統(tǒng)總線與I/O總線之間的互連有能力以不同的速率和以不同的模式來處理數(shù)據(jù)傳送。進一步說，所期望的是數(shù)據(jù)被高效率地傳輸至相鄰地址或從相鄰地址傳來，而無需初啟對每一單元的傳送請求。
因此，本發(fā)明的一個目的是在一系統(tǒng)總線和一個I/O總線之間提供一個高效率的數(shù)據(jù)緩沖器，它將以不同的傳送速率并以不同的模式來有效地和高效率地傳送數(shù)據(jù)。
根據(jù)本發(fā)明，為具有雙總線結(jié)構(gòu)諸如系統(tǒng)總線和I/O總線的計算機系統(tǒng)提供一總線到總線的接口單元。該總線接口單元含有一非同步雙向暫態(tài)數(shù)據(jù)存儲功能，以便數(shù)據(jù)在這兩個總線之間的傳送以及與這兩條總線之一相連接的裝置之間的往返傳送。最好是其存儲功能工作于這樣的模式，即它提供單獨的數(shù)據(jù)傳送、數(shù)據(jù)流形成傳送以及數(shù)據(jù)脈沖帶傳送，并可適于從相鄰地址的信息傳送而啟始對于每一地址的新的請求。


圖1是采用了根據(jù)本發(fā)明原理的總線接口單元的計算機系統(tǒng)的原理方框圖;
圖2是圖1中計算機系統(tǒng)的總線接口單元的原理框圖;
圖3是圖2中總線接口單元的FIFO緩沖器的原理框圖;
圖4是一控制邏輯的電路原理圖，被用來實施圖3所示的一個實施例的總線到總線的定步邏輯;
圖5是一控制邏輯的電路原理圖，被用來實施圖3所示的另一個實施例的總線到總線的定步邏輯。
首先參考圖1，所示出的計算機系統(tǒng)10通常包含有系統(tǒng)板12和處理器組合體14。處理器組合體包括處理器部分16和基礎部分18。該基礎部分18經(jīng)局部總線連接器22連接在處理器局部總線20。處理器部分工作于50MHZ頻率而基礎部分18工作于40MHZ頻率。
系統(tǒng)板12包括交錯系統(tǒng)存儲器24和26和輸入/輸出(I/O)裝置28。存儲器24和26以及處理器組合體14之間的通訊由存儲器總線30所控制，而I/O裝置28和處理器組件14之間的通訊是經(jīng)I/O總線32而實現(xiàn)的。I/O裝置與存儲器24及26間的通訊由I/O總線32、系統(tǒng)總線76和存儲器總線30所控制。I/O總線32可與MICROCHANNEL計算機結(jié)構(gòu)一致。存儲器總線30和I/O總線32經(jīng)處理器組合體連接器34連接到處理器組合體基礎部分18。I/O裝置，諸如存儲器擴展裝置，可以經(jīng)I/O總線32而被連接到計算機系統(tǒng)10。系統(tǒng)板12還可以包括傳統(tǒng)的視頻電路、定時電路、鍵盤控制電路和中斷電路(均未示出)，這些電路在正常的操作中為計算機系統(tǒng)所用。
處理器組合體14的處理器部分16包括一中心處理單元(CPU)38，在優(yōu)選的實施例中，該單元可采用英特爾(Intel)公司的、其銷售標記為1486的一個32位的微處理器。處理器部分16還包括靜態(tài)隨機存取存儲器(SRAM)40，超高速緩沖存儲器控制組件42，頻率控制組件44，地址緩沖器46和數(shù)據(jù)緩沖器48。局部總線20包含數(shù)據(jù)信息通路50，地址信息通路52和控制信息通路54。數(shù)據(jù)信息通路50被提供在CPU38、SRAM48和數(shù)據(jù)緩沖器48之間。地址信息通路52被提供在CPU38、超高速緩沖存儲器控制組件42和地址緩沖器46之間?？刂菩畔⑼?4被提供在CPU38、超高速緩沖存儲器控制組件42和頻率控制組件44之間。此外，地址和控制信息通路被提供在超高速緩沖存儲器控制組件42和SRAM40之間。
通過以短項存儲信息的方式存儲來自系統(tǒng)存儲器24或26或來自處在一I/O裝置28上的擴展存儲器的存儲信息，SRAM40提供了一個超高速緩沖存儲器的功能。超高速緩沖存儲器控制組件42與存儲器24和26的地址單元的隨機存取存儲器(RAM)相結(jié)合。CPU38可直接地經(jīng)過局部總線20存取被超高速存儲在SRAM40中的信息。頻率控制組件44同步50MHZ的處理器部分16和40MHZ的基本部分18的操作，并且還控制著緩沖器46和48的操作。因此，頻率控制器組件44確定了在何時信息被緩沖器46或48所捕獲的時間，即存儲在這些緩沖器中的信息被重寫的時間。緩沖器46和48被構(gòu)形，以使得來自存儲器26和24的兩個寫入被同時地存儲于其中。緩沖器46和48是雙向的，即它們具有鎖存由CPU38提供的信息以及提供給該CPU的信息的能力。由于緩沖器46和48是雙向的，所以該處理器組合件14的處理器部分16可以被替代或被升級，而保持一個普通的基本部分18。
基本部分18包括存儲控制器58，直接存儲器存取(DMA)控制器60，中心仲裁控制點(CACP)電路62，總線接口單元64和緩沖器/糾錯碼(ECC)電路66?；静糠?8還包括驅(qū)動器電路68，只讀存儲器(ROM)70，自檢測電路72和緩沖器74。系統(tǒng)總線76包含一數(shù)據(jù)信息通路78，地址信息通路80和一個控制信息通路82。利用總線接口單元64，該數(shù)據(jù)信息通路與緩沖器74相連接;總線接口單元64與DMA控制器60和緩沖器/ECC電路66相連接;以及緩沖器/ECC電路與系統(tǒng)存儲器24和26相連接。地址信息通路和控制信息通路的每一個都與存儲器控制器58和DMA控制器60以及總線接口單元64相連接，而且總線接口單元64與緩沖器74相連接。
存儲器控制器58既位于CPU局部總線20之上又位于系統(tǒng)總線76之上，并經(jīng)存儲器總線30將CPU38、DMA控制器60或總線接口單元64(代表-I/O裝置28)連接到系統(tǒng)存儲器24和26。存儲器控制器58經(jīng)過存儲器總線30將系統(tǒng)存儲器周期初啟到系統(tǒng)存儲器24和26。在一個系統(tǒng)存儲器周期中，或是CPU38、DMA控制器60，或是總線接口單元64(代表-I/O裝置28)具有經(jīng)過存儲器控制器58到系統(tǒng)存儲器24和26的存取。CPU38經(jīng)局部總線20存儲控制器58和存儲器總線30與系統(tǒng)存儲器通訊，而DMA控制器60或總線接口單元64(代表-I/O裝置28)則經(jīng)過系統(tǒng)總線76、存儲器控制器58和存儲器總線30與系統(tǒng)存儲器進行存取。
對于CPU對I/O總線32的讀或?qū)懼芷趤碚f，地址信息在對著系統(tǒng)存儲器的上下邊界而被檢測。如果地址信息對應于一個I/O擴展存儲器地址或I/O端口地址，則存儲器控制器58則通過I/O總線32，利用一I/O裝置28(經(jīng)總線接口單元64)來初啟一個I/O存儲器周期或I/O端口周期。在CPU至I/O存儲器周期，亦即I/O端口周期期間，送到存儲器控制器58的地址是經(jīng)過總線接口單元64從系統(tǒng)總線76傳送到I/O總線32的，而該接口單元是置于這兩個總線之間的。I/O裝置28包括有對其進行地址通信的擴展存儲器。該I/O裝置從I/O總線32接收存儲器地址。DMA控制器60和總線接口單元64控制著系統(tǒng)存儲器24和26與結(jié)合在一I/O裝置28中的擴展存儲器之間的信息交換。DMA控制器60還起到了處理器組合件14的三個功能。第一，DMA控制器60利用了小型計算機子系統(tǒng)控制模塊結(jié)構(gòu)以構(gòu)形DMA通道，從而避免了使用已編程的I/O來構(gòu)形DMA通道的必要性。第二，DMA控制器提供了一個緩沖功能，以優(yōu)化了慢速存儲器擴展裝置和典型的較快速系統(tǒng)存儲器之間的傳輸。第三，DMA控制器60提供了一個8通道、32比特的直接系統(tǒng)存儲器存取功能。當提供這種直接系統(tǒng)存儲器存儲功能時，DMA控制器60可以工作于兩個模式。首先在第一種模式中，DMA控制器60工作于一個已編程I/O模式中，其中該DMA控制器60是在功能上受控于CPU38的。在第二種模式中，DMA控制器60本身起到一個系統(tǒng)總線控制者的作用，其中，DMA控制器60仲裁并控制I/O總線32。在這第二種模式中，DMA控制器60使用了一個先入一先出(FIFO)寄存器電路。
CACP電路62對于DMA控制器、I/O裝置總線控制器和CPU(如果存取I/O裝置的話)而言起一個仲裁程序的功用。CACP電路62從DMA控制器60、存儲時控制器58以及I/O裝置接收仲裁控制信號，并且確定哪一種裝置可以控制I/O總線32以及在該特定裝置對該I/O總線保持控制的時間的長度。
驅(qū)動器電路68將控制信息及地址信息從存儲器控制器58提供到存儲器24和26。根據(jù)用于構(gòu)成系統(tǒng)存儲器24和26的單一直接插入存儲器模塊(SIMMS)的數(shù)目，驅(qū)動電路68來驅(qū)動這些信息。因此，根據(jù)這些存儲器的容量，驅(qū)動電路改變送到系統(tǒng)存儲器24和26的控制及地址信息的信號密度。
緩沖器電路74在處理組件基本部分18和系統(tǒng)基板12之間提供了放大和隔離作用。緩沖器電路74采用了緩沖器使其以實時的方式捕提在I/O總線32和總線接口單元64之間的邊界信息。因此，如果計算機系統(tǒng)10經(jīng)歷了一個故障的條件，緩沖器電路74可以由一計算機修理人員所存取，以便確定在故障出現(xiàn)時在連接器34出現(xiàn)的信息。
一旦出現(xiàn)從擴展存儲器對系統(tǒng)存儲器的初始引入的通電，ROM70則構(gòu)成了系統(tǒng)10。自檢測電路72提供了多個自檢測特征，該自檢測電路是與基本部分18中的多個部分相連接的。自檢測電路72存取緩沖器電路74以確定是否有故障情況存在，并在系統(tǒng)10一經(jīng)通電時檢測基本部分18的其它主要部件，以確定該系統(tǒng)是否已準備好以操作。
參考圖2，該圖是圖1所示系統(tǒng)的總線接口單元64的原理方框圖。通過在系統(tǒng)總線76和I/O總線32之間提供的一雙向高速的接口，總線接口單元64提供了實施本發(fā)明的基礎。
總線接口單元64包括系統(tǒng)總線驅(qū)動器/接收器電路102，I/O總線驅(qū)動器/接收器電路104和在其之間電連接的控制邏輯電路。驅(qū)動器/接收器電路102包括有導引邏輯線路，該邏輯線路將從系統(tǒng)總線76接收的信號指引到正確的總線接口單元控制邏輯電路，并從該總線接口單元控制邏輯電路接收信號，再將該信號指引到總線76。I/O總線驅(qū)動器/接收器電路104包含有導引邏輯線路，該邏輯線路將從I/O總線32接收的信號指引到正確的總線接口單元控制邏輯電路，并從該總線接口單元控制邏輯電路接收信號，再將該信號指引到I/O總線32。
總線接口單元控制邏輯電路包括系統(tǒng)總線至I/O總線轉(zhuǎn)換邏輯線路106，I/O總線至系統(tǒng)總線轉(zhuǎn)換邏輯線路108，存儲器地址比較邏輯線路110，錯誤恢復支持邏輯線路112，和超高速緩沖存儲器探測邏輯線路114。已編程的I/O邏輯電路116也被電耦合到系統(tǒng)驅(qū)動器/接收器電路102。
系統(tǒng)總線到I/O總線轉(zhuǎn)換邏輯線路106提供了對于DMA控制器60或存儲器控制器58(代表CPU38)所要求的裝置，這種裝置使得DMA控制器或存儲器控制器58起到一個系統(tǒng)總線控制器的作用，以便存取該I/O總線32，并從而與在I/O總線上作用為一從屬裝置的I/O裝置28通訊。轉(zhuǎn)換邏輯線路106將系統(tǒng)總線76的控制、地址和數(shù)據(jù)線路轉(zhuǎn)換成在I/O總線32上的類似的線路。當著數(shù)據(jù)信息流動是雙向時，多數(shù)的控制信號和全部的地址信號是從系統(tǒng)總線76流向I/O總線32的。作用為系統(tǒng)總線從屬設置的邏輯線路監(jiān)視系統(tǒng)總線76并檢測借I/O總線32所用的周期。一旦檢測到這樣的周期，該系統(tǒng)總線的從屬設置則將在系統(tǒng)總線上的信號定時轉(zhuǎn)換成I/O總線的定時，啟動在I/O總線32上的周期，等待該周期被完成，并在系統(tǒng)總線76上傳送該周期。
I/O總線到系統(tǒng)總線轉(zhuǎn)換邏輯線路108包括有系統(tǒng)總線地址產(chǎn)生器電路118，I/O總線期待地址產(chǎn)生器電路120，系統(tǒng)總線控制器接口122FIFO緩沖器124，I/O總線從屬接口126和總線到總線定步控制邏輯線路128。系統(tǒng)總線控制器接口122支持著一個工作于40MHZ高性能32比特(4字節(jié))i486脈沖序列約定操作。被提供的有4、8、16字節(jié)的脈沖序列模式以1至4字節(jié)的非脈沖序列模式的數(shù)據(jù)傳輸。I/O總線從屬接口126監(jiān)視該I/O總線32以發(fā)現(xiàn)以在系統(tǒng)總線76上的從屬裝置為目標的操作，并忽略那些對于I/O總線32的操作。由I/O總線從屬接口126檢取的全部周期都被送到FIFO緩沖器124和系統(tǒng)總線控制器接口122。
I/O總線到系統(tǒng)總線轉(zhuǎn)換邏輯線路108提供了一個I/O裝置28所要求的裝置，該裝置使I/O裝置起到一個I/O總線控制器的作用以存取系統(tǒng)總線76并由此讀寫系統(tǒng)存儲器24和26。在任一這種操作中，一個I/O裝置控制這I/O總線。一個操作于I/O裝置的速度的非同步I/O總線接口126使得該總線接口單元64工作如一個在I/O總線32上的I/O裝置控制器的受控設置，以便解碼存儲器地址并確定為系統(tǒng)存儲器24和26所設定的讀和寫周期。同時，系統(tǒng)總線控制器接口122使總線接口單元64起到一個在系統(tǒng)總線74上的控制器的作用。存儲器控制器58(圖2)對于總線接口單元64為一個受控單元，或是向該接口單元64提供從系統(tǒng)存儲器讀出的數(shù)據(jù)，或是將數(shù)據(jù)寫入系統(tǒng)存儲器。對于系統(tǒng)存儲器的讀出及寫入是通過FIFO緩沖器124而完成的，圖3中給出了一個方框圖。
如圖3所示，F(xiàn)IFO緩沖器124是一個雙端口、非同步、雙向存儲單元，它提供了在系統(tǒng)總線76和I/O總線32之間的數(shù)據(jù)信息的暫態(tài)存儲。FIFO緩沖器124包含四個16字節(jié)的緩沖器125A-125D以及FIFO控制電路123。這四個緩沖器125A-125D緩沖到達及來自I/O總線控制器和系統(tǒng)總線受控單元的數(shù)據(jù)，從而實現(xiàn)I/O總線32和系統(tǒng)總線76的同時操作。FIFO緩沖器124在結(jié)構(gòu)上形成為兩個32字節(jié)的緩沖器(125A/125B以及125C/125D)。系統(tǒng)總線控制器接口122以及I/O總線受控接口126的每一個控制著一個32字節(jié)的緩沖器而其它32字節(jié)緩沖器對于它們來說為透明操作。每一個32字節(jié)的緩沖器都被用來讀和寫操作。
FIFO124A，124B，124C，124D的每一個都有一個或者是結(jié)構(gòu)上相關(guān)或者是邏輯上與其相關(guān)的地址寄存器。當著數(shù)據(jù)被以I/O總線32傳送到FIFO125A時，假如地址是相鄰的話，則該數(shù)據(jù)將被累加而直到該16字節(jié)的緩沖器裝滿16字節(jié)的數(shù)據(jù)為止。如果一個不相鄰的地址被地址操作所檢測到，則該FIFO125A將把已存儲的數(shù)據(jù)轉(zhuǎn)移到FIFO125C，而與此同時FIFO125B將開始從新的不相鄰地址接收這一數(shù)據(jù)。FIFO125B將連續(xù)工作，只要FIFO125A沒有充滿至16字節(jié)的數(shù)據(jù)或是另外不相鄰地址被檢測到。FIFO125B則把已存儲的數(shù)據(jù)傳送到FIFO125D，并且FIFO125A再次開始存儲數(shù)據(jù);因此，是有可能存儲達到四個16字節(jié)的不相鄰地址數(shù)據(jù)的數(shù)據(jù)塊。
進一步，由于具有兩個處于平行的32字節(jié)的緩沖器，數(shù)據(jù)的讀出及寫入可以在它們之間相互轉(zhuǎn)換，從而提供了一個基本的連續(xù)讀寫功能。
進一步說，通過將32字節(jié)的緩沖器分裂成為其它總線32或系統(tǒng)總線26相耦合的兩個16字節(jié)緩沖器部分，就涉及對于信號定時數(shù)據(jù)寫入及讀出存儲寄存器能力承載而言，其存儲緩沖器的數(shù)目可以被增加而對于FIFO的影響為最小。出現(xiàn)這樣的結(jié)果是由于每兩個緩沖器被加入(以平行方式)，對于在每一總線時鐘信號的承載力而言，只有一半的能力承載被加入。
此外，由于在每一支路中具有兩個串聯(lián)的16字節(jié)的緩沖器，所以，假如在讀操作中一旦這兩個16字節(jié)的緩沖器之一被充滿數(shù)據(jù)時，則數(shù)據(jù)可以被傳送到與之串聯(lián)的另一個16字節(jié)的緩沖器中而另一個平行的支路仍在積累數(shù)據(jù)。因此，無論是在積累數(shù)據(jù)或是將數(shù)據(jù)從一條總線傳到另一條總線時，都沒有時間丟失。
用于控制FIFO124操作的邏輯是由FIFO控制電路123提供的。
經(jīng)過I/O總線并以1、2或4字節(jié)的帶寬(亦即8、16或32位)，一個特定的I/O裝置28可以對系統(tǒng)存儲器24或26寫入。在通過I/O裝置28寫入系統(tǒng)存儲器期間，寫數(shù)據(jù)的第一傳輸是初始地址存儲在FIFO緩沖器125A或125B中的。I/O總線所期地址產(chǎn)生電路120計算這下一個所期的、或相鄰的地址。該下一個相鄰地址相對于隨后的I/O地址而被檢測，以驗證這隨后的傳輸是否為相鄰的。如果是相鄰的，這第二個寫入數(shù)據(jù)的字節(jié)或幾個字節(jié)被送到同一FIFO緩沖器125A或125B。該FIFO以每秒鐘高達40兆字節(jié)的非同步的速度從I/O總線32接收數(shù)據(jù)。
這一過程一直連續(xù)到或是緩沖器125A或是緩沖器125B被以一16字節(jié)的信息包所充滿或是一非相鄰的地址被檢測到為止。假設緩沖器125A被充滿，則在下一個時鐘周期，在緩沖器125A中的數(shù)據(jù)被傳送到緩沖器125C。相類似地，當緩沖器125B被充滿時，它的全部內(nèi)容在單一時鐘周期中被傳送到緩沖器125D中。隨后，這存儲在緩沖器125C和125D中的數(shù)據(jù)則經(jīng)一i486脈沖序列傳輸器并以系統(tǒng)總線的操作速度被寫入到系統(tǒng)存儲器中。從而經(jīng)由一I/O裝置，在一寫入系統(tǒng)存儲器期間，F(xiàn)IFO緩沖器124的操作是連續(xù)的，輪流地采用125A和125B，將這二者的每一個分別地騰空到相鄰的緩沖器125C或125D中，而另外一個則接收欲將寫入系統(tǒng)存儲器的數(shù)據(jù)。該FIFO緩沖器124從以下的兩方面優(yōu)化了數(shù)據(jù)寫入系統(tǒng)存儲器的速度(ⅰ)接收欲將被寫入存儲器數(shù)據(jù)的下一個可能的字節(jié)的地址;(ⅱ)調(diào)節(jié)經(jīng)過系統(tǒng)總線76從FIFO緩沖器到系統(tǒng)存儲器的寫入數(shù)據(jù)的最高速度。
在將數(shù)據(jù)從系統(tǒng)存儲器讀到一I/O裝置28期間，F(xiàn)IFO緩沖器以不同方式工作。該系統(tǒng)總線地址產(chǎn)生電路115利用初始讀出地址以產(chǎn)生順序的讀出數(shù)據(jù)地址并在緩沖器125C和125D中累加數(shù)據(jù)。由于系統(tǒng)總線支持存儲器是以16字節(jié)寬的帶寬，所以該系統(tǒng)總線控制器接口122可以預取16字節(jié)的相鄰數(shù)據(jù)的數(shù)據(jù)包并將該數(shù)據(jù)包存儲在緩沖器125C和125D中而無I/O總線32實際提供隨后的地址，從而降低了傳輸器之間的延滯。當緩沖器125C被充滿預取的數(shù)據(jù)時，則該緩沖器將其內(nèi)容在一個時鐘周期中傳送到緩沖器125A中。當充滿時，緩沖器125D類似地騰空而進入緩沖器125B。在緩沖器125A和125B中的數(shù)據(jù)則可以由一特定的I/O接口裝置控制器以1、2或4字節(jié)的帶寬而讀出。以這種方式，系統(tǒng)總線地址產(chǎn)生電路118起到一個遞增計數(shù)器的作用，直到被I/O控制器裝置所指令而停止預取數(shù)據(jù)為止。
對于高速I/O裝置，總線到總線定步控制邏輯線路128產(chǎn)生對系統(tǒng)存取器更快的存取。該總線到總線定步控制邏輯線路128控制著系統(tǒng)10的正常存儲控制器仲裁規(guī)程，這種控制是這樣實現(xiàn)的，即允許處于該I/O總線32控制的一I/O裝置在由一較快的要求多個周期的裝置進行數(shù)據(jù)傳輸期間不間斷地存取系統(tǒng)存儲器，而不是在I/O裝置和CPU之間交替存取存儲器控制器58。因此，既使是一個局部裝置(例如-CPU)具有待決的、在一多周期的、由一I/O裝置進行的傳輸期間內(nèi)的對于存儲總線控制請求，該總線到總線定步控制邏輯線路128也將授予該I/O裝置對存儲總線連續(xù)控制。
已編程的I/O電路116是總線接口單元64的這樣一部分它包含了在總線接口單元64中的所有的可編程的寄存器。該寄存器具有一些確定是否一特定寄存器為動態(tài)的或非動態(tài)的相關(guān)位。這些寄存器尤其限定了該總線接口單元64將響應的系統(tǒng)存儲器和擴展存儲器地址范圍，可超高速存儲或不可超高速存儲的擴展存儲器地址、系統(tǒng)存儲器或超高速緩沖存儲器地址范圍以及是否奇偶性或錯誤檢測被總線接口單元所支持。因此，已編程I/O電路116標識總線接口單元所處的環(huán)境，以及它被構(gòu)成的選項。在已編程的I/O電路116中的寄存器不能經(jīng)過I/O總線32被直接編程。因此，為對系統(tǒng)10編程，用戶則必須對一I/O裝置進行存取，該I/O裝置可以經(jīng)過系統(tǒng)總線以CPU等級與已編程I/O電路116通訊。
存儲器地址比較邏輯線路110確定是否一存儲器地址對應于一系統(tǒng)存儲器或?qū)谝粋€處于I/O裝置28上且耦合到I/O總線32的擴展存儲器。由于系統(tǒng)存儲器以及擴展存儲器可以是處在非相鄰的地址數(shù)據(jù)塊中，存儲器地址比較邏輯線路110包括有多個比較器，它們包含有來自在已編程I/O電路116中的寄存器的邊界信息，以便指示哪些個邊界對應哪個存儲器。在由存儲器地址比較邏輯將一特定的地址與邊界信息比較之后，該總線接口單元被相應地準備作出反應。比如說，如果一個控制I/O總線32的I/O裝置對應一擴展存儲器進行讀出或?qū)懭?，該總線接口電路不必要將該地址傳送到存儲器控制器58，從而節(jié)省了時間和存儲器帶寬。
錯誤恢復支持邏輯線路112允許系統(tǒng)10既使在檢測到一數(shù)據(jù)的奇偶錯誤時也能連續(xù)操作。在任何經(jīng)過I/O裝置28對系統(tǒng)存儲器24或26的讀和寫的存取場合，數(shù)據(jù)的奇偶性都要被檢測。支持邏輯線路112與處在已編程I/O電路116中的一寄存器相互作用，以獲得地址和被測奇偶性錯誤的時間。該寄存器的內(nèi)容可由合適的系統(tǒng)軟件而使之生效。舉例來說，CPU38可被編程以為了一個高等級的中斷，以使在任何檢測到一奇偶錯誤時將地址從該存儲器中提出。隨之該CPU可根據(jù)系統(tǒng)軟件的指令決定是否繼續(xù)系統(tǒng)的操作或是僅僅中斷被標識出的奇偶錯誤信號源的操作。
超高速緩沖存儲器探測邏輯線路114使總線接口單元64監(jiān)視I/O總線32對于擴展存儲器的任何寫入，這種寫入是經(jīng)I/O總線32通過I/O裝置進行的。該探測邏輯線路首先確定是否這種對擴展存儲器的寫入發(fā)生在處于SRAM40中的可超高速緩沖存儲的擴展存儲器中。如果不是可超高速緩沖存儲的擴展存儲器，就不存在錯誤數(shù)據(jù)被超高速緩沖存儲的危險。然而，如果一個可靠的比較指示該寫入發(fā)生在一個可超高速緩沖存儲的擴展存儲器中，則在系統(tǒng)總線76上就要指示出一個超高速緩沖存儲器的無效周期。從而該CPU被指令去無效掉在SRAM40中的相應地址。超高速緩沖存儲器檢測邏輯線路114提供了用于存儲這正確比較的地址，從而這I/O總線的探測可在這第一個正確比較的檢測之后立即進行，從而實現(xiàn)I/O總線32的連續(xù)監(jiān)視。
總線定步控制邏輯線路128被用來改良I/O總線32的能力，以便借助一個I/O裝置對于一系統(tǒng)存儲器的動態(tài)控制存取來將數(shù)據(jù)移入和移出系統(tǒng)存儲器24和26。系統(tǒng)的工作情況是通過將在I/O總線32控制下的一個I/O裝置28的存取在特定的預定條件下鎖定到系統(tǒng)存儲器而得到改善的。
總線到總線定步控制邏輯線路128與FIFO緩沖器124相結(jié)合被用來最佳地將I/O總線控制器的數(shù)據(jù)傳送速度匹配于該系統(tǒng)存儲器的數(shù)據(jù)傳輸能力。舉例來說，如果一個高速I/O控制器能夠?qū)懭胂到y(tǒng)存儲器的速度更快于該系統(tǒng)存儲器可接受該寫入數(shù)據(jù)的速度，則數(shù)據(jù)在能夠被寫入系統(tǒng)存儲器之前，這被緩沖的寫數(shù)據(jù)將完全充滿FIFO緩沖器125A-125B。如果同樣高速的I/O控制器也能夠從系統(tǒng)存儲器讀出數(shù)據(jù)而更快于系統(tǒng)存儲器能夠提供這些讀出數(shù)據(jù)的速度，則這FIFO緩沖器125C和125D中將不存在預取數(shù)據(jù)。在任何一種情況中，結(jié)果是增加的延滯，并且由于這在I/O總線32數(shù)據(jù)傳送方面的問題而使其工作質(zhì)量下降。
典型地，一個I/O裝置控制器將初啟一個讀或?qū)懙牟僮鞑⑼ㄟ^該I/O總線32提供一存儲器地址到總線接口單元64?？偩€接口單元電路110將該地址與已編程在電路116中的地址范圍相比較，從而確定是否該操作以擴展存儲器或系統(tǒng)存儲器為目標。如果確定該操作是以擴展存儲器為目標的，則總線到總線定步控制邏輯線路128不做任何事情，因為在這種條件下不必要優(yōu)先對于系統(tǒng)存儲器的存取。然而，如果確定該讀寫操作是以系統(tǒng)存儲器24或26為目標的，則該預定的條件被滿足，該定步控制邏輯線路128啟動一個信號，該信號使得受控于I/O總線32的一個I/O裝置28繼續(xù)對于系統(tǒng)存儲器的優(yōu)先存取。在通常的仲裁處理中，這一信號起到對于存儲器控制器58輸出的仲裁授予信號的一個統(tǒng)治作用。
I/O裝置被授予對系統(tǒng)存取器的優(yōu)先存取權(quán)的預定條件如下(1)由一個控制I/O總線32的I/O裝置作出的讀請求(預取)不與在系統(tǒng)存儲器中的一預先定義的16字節(jié)的地址邊界相對應，(2)控制I/O總線32的一I/O裝置的一個寫周期后緊跟一個讀周期，(3)控制該I/O總線32的一個I/O裝置完成一個數(shù)據(jù)傳送周期，(4)控制I/O總線32的一個I/O裝置正在以流式傳輸模式(每秒40兆字節(jié))讀或?qū)憯?shù)據(jù)，或(5)在FIFO緩沖器124中的四個16字節(jié)緩沖器中的多于兩個以上的緩沖器已經(jīng)被充滿了欲將被寫入系統(tǒng)存儲器數(shù)據(jù)或者是這四個16字節(jié)緩沖器中的少于兩個以下的緩沖器尚待由將從系統(tǒng)存儲器讀出的預取數(shù)據(jù)來充滿。
在本發(fā)明的最佳實施例中，總線到總線定步控制邏輯線路128在三種型式下工作。型式之一是約定型，它用于上面列出的前三種情況的確定總線控制的定步。型式之二(選擇1)確定用于上述列出第四種情況的定步，而型式之三(選擇2)確定用于上述列出第五種情況的定步。系統(tǒng)的用戶在除去系統(tǒng)自動地提供的約定的定步型式外，可選擇任何一種定步型式(選擇1或選擇2)。這一選擇是通過在已編程的I/O電路116中編程一個3位寄存器130(未示出)而作出的。這種約定型定步型式是由0-0-0的寄存器內(nèi)容而定義的，選擇1是由0-0-1的寄存器內(nèi)容定義的而選擇2是由1-0-0的寄證器內(nèi)容定義的。
如上所闡述，約定型定步邏輯控制著前三種定步條件的定步。在第一條件下，一個I/O存儲器28請求一個系統(tǒng)存儲器24或26的讀出，該存儲器不與一特定的16字節(jié)數(shù)據(jù)包邊界相對，意思是該讀請求是對于處于一16字節(jié)數(shù)據(jù)包的上下邊界中開始于某處的數(shù)據(jù)地址而作出的。如果這讀出數(shù)據(jù)是與一特定16字節(jié)數(shù)據(jù)包的上下邊界相對準的，則該總線地址產(chǎn)生器電路118將簡單地進行一個將數(shù)據(jù)送入緩沖器125C或125D中的標準16字節(jié)脈沖串傳輸。然而，如果讀數(shù)據(jù)不是數(shù)據(jù)包對準的，則數(shù)據(jù)必須利用多的1，2，3，4字節(jié)周期預取。為確保這一數(shù)據(jù)是以最有效率的方式而被預取，由I/O裝置28對系統(tǒng)存儲器的存取被鎖定，而足夠的數(shù)據(jù)被自動地預取以達到16字節(jié)的邊界。少于16字節(jié)的讀出數(shù)據(jù)則是被同步到I/O總線32的定時，并且這I/O裝置控制器開始讀出該數(shù)據(jù)。以與I/O裝置控制器讀出數(shù)據(jù)相平行的方式，在釋放對于系統(tǒng)存儲器的鎖定信號之前，系統(tǒng)總線地址產(chǎn)生器電路118將預取下一個相鄰的16字節(jié)數(shù)據(jù)包。由于這16字節(jié)的數(shù)據(jù)包是在一預定邊界開始的，所以一個脈沖串傳輸是可能的。所以，兩個數(shù)據(jù)傳輸被執(zhí)行而無中斷。在這種條件下采用圖4中的鎖定信號，確保了在當著一在I/O總線32上一裝置請求數(shù)據(jù)時和當著總線接口單元64預放數(shù)據(jù)時這兩者之間延滯量為最小，并且確保了分頁型系統(tǒng)存儲器的最有效率的利用。
在第二種條件下，當著I/O裝置28從一個寫傳輸轉(zhuǎn)變到一個讀請求時，存放的被緩沖的寫入數(shù)據(jù)可以存在于FIFO緩沖器125A-125D中。一旦I/O裝置總線控制器從一寫入變?yōu)橐蛔x出時，定步控制邏輯128確定周期的結(jié)束已發(fā)生，已沒有更多的寫入數(shù)據(jù)將被存放于FIFP緩沖器124中，而且現(xiàn)正在從系統(tǒng)存儲器24或26請求讀數(shù)據(jù)。由于已經(jīng)知道沒有更多的相鄰寫入數(shù)據(jù)會立即出現(xiàn)，該緩沖器125A-125D中的緩沖數(shù)據(jù)被寫入系統(tǒng)存儲器，并在一自動操作中從系統(tǒng)存儲器預取讀請求。
在第三種條件下，當I/O控制器裝置放棄對于I/O總線32的控制時，存放的緩沖數(shù)據(jù)也可以存在于FIFO緩沖器125A-125D中。在這一情形中，這種存放的數(shù)據(jù)必須在釋放系統(tǒng)總線76之前而被寫入系統(tǒng)存儲器。如果多于一個的FIFO緩沖器125A-125D包含有這種存放數(shù)據(jù)，一旦I/O裝置控制器放棄I/O總線32的控制，定步邏輯線路128將產(chǎn)生一個信號到存儲器控制器，以便指示在FIFO緩沖器124中的數(shù)據(jù)在長度上超過了一個傳輸(即大于16字節(jié))并需要被寫入系統(tǒng)存儲器24或26。在這種條件下使用鎖定信號140確保了在I/O控制器釋放對I/O總線32的控制和總線接口單元64釋放系統(tǒng)總線76的控制之間的延滯量為最小。
對應于前三種條件約定邏輯是采用算法語言來實現(xiàn)的并被固入到總線接口單元64的硬件中。典型地，如同在本技術(shù)中所知的那樣，狀態(tài)機可被用來實現(xiàn)所要求的邏輯。響應于所列舉條件的第三及第四情況的定步邏輯也是用算法語言實現(xiàn)而被固入在總線接口單元硬件中。圖4和圖5示出了電路原理圖，該電路用以實現(xiàn)分別對應于選擇1和選擇2的、總線到總線定步控制邏輯線路128特定實施例。
參考圖4，用來實現(xiàn)選擇1的總線到總線控制邏輯線路(關(guān)于上述第四種情況)包含有一鐘控的S-R鎖存器132、與門134和136及或門138。在任何時候該鎖存器132都被置位(S-輸入有效)，該鎖存器輸出一鎖定信號140。當著I/O裝置28以流式傳輸方式對系統(tǒng)存儲器24和26進行數(shù)據(jù)讀和寫時，該鎖定信號140使得I/O裝置28控制I/O總線32連續(xù)地存取系統(tǒng)存儲器。流式傳輸涉及數(shù)據(jù)傳輸?shù)酵坏刂?，這種傳輸可以比數(shù)據(jù)傳輸?shù)讲煌刂吠瓿傻母臁?br> 一旦由圖4的邏輯線路檢測到一個流式傳輸?shù)臄?shù)據(jù)寫操作，或者是FIFO緩沖器125C和125D的任一個充滿了一個緩沖寫數(shù)據(jù)的16字節(jié)的數(shù)據(jù)包，則該鎖定信號被啟動并且將一脈沖串的寫序列經(jīng)系統(tǒng)總線76始發(fā)到系統(tǒng)存儲器，并且該鎖定信號保持有效一直到該I/O裝置28傳輸該流式傳輸序列或一直到?jīng)]有數(shù)據(jù)存在于FIFO緩沖器中為止。相類似地，一旦檢測到一個流式傳輸?shù)臄?shù)據(jù)讀操作，該鎖定信號被啟動，一個脈沖串式的讀序列被始發(fā)到系統(tǒng)存儲器，并且該鎖定信號保持有效，只要是在FIFO中存有空間或是一直到該I/O裝置28傳輸流式傳輸序列為止。響應于流式傳輸讀或?qū)懙目偩€控制邏輯線路128是由在3位寄存器130中由編程一個0-0-1寄存器內(nèi)容所定義的。因此，如果該3位寄存器被編程為0-0-1，與門134將解碼該寄存器的內(nèi)容并在啟動線142上提供一個“高”選擇1。只要總線接口單元64檢測到控制I/O總線32的特定I/O裝置正在讀或?qū)懥魇絺魉托偷臄?shù)據(jù)，線路144也將被置為“高”。由于此時間內(nèi)線路142和144是“高”，任何時候或門138的輸出146是高時，與門136都將置位鎖存器132以輸出鎖定信號140。
當有下列情形時或門138的輸出146是“高”(ⅰ)I/O裝置28控制I/O總線32發(fā)出一流式傳輸數(shù)據(jù)讀請求(讀操作)或(ⅱ)在FIFO124中的16字節(jié)緩沖器125C或125D被充滿(寫操作)。在這兩種情況的任一情況中，由于如上所述的那樣，線路142和144為“高”，鎖存器132將通過提供給存儲器控制器一個鎖定信號140來控制存儲器控制器58的仲裁模式。無論何時當I/O裝置28指示其不再以流式傳輸方式傳送讀或?qū)憯?shù)據(jù)時，線路148呈“高”，從而復位鎖存器132并有效地禁停圖4的邏輯線路。
參考圖5，用于實現(xiàn)選擇2(涉及上述第5種條件)的總線到總線控制邏輯線路包含有鐘控S-R鎖存器150和152，其中每一個都獨立地受控于分別的用于讀和寫周期的邏輯通路。在任何時候當任何鐘控鎖存器150、152被置位時，鎖定信號140被啟用且被輸出到存儲器控制器58。鎖存器通過啟動R輸入而被復位，從而禁停鎖存器輸出鎖定信號。
在上面列出的第5種條件下，兩種可能的情況是(ⅰ)數(shù)據(jù)由一I/O控制器28經(jīng)I/O總線30而被寫而到達總線接口單元64要比該數(shù)據(jù)能夠經(jīng)系統(tǒng)總線72而到系統(tǒng)存儲器更快，(ⅱ)數(shù)據(jù)由I/O控制器28從總線接口單元64讀出要比總線接口單元從系統(tǒng)存儲器預取數(shù)據(jù)更快。如果由一I/O控制器寫入數(shù)據(jù)太快，則在FIFO緩沖器125A-125D中的存放數(shù)據(jù)將堆積起來。假如多于一半的這種FIFO緩沖器空間都包含有這種存放數(shù)據(jù)，則由鎖存器152啟動一鎖定信號140以使得該數(shù)據(jù)自動地傳送到系統(tǒng)存儲器。如果由I/O控制器28經(jīng)I/O總線32從總線接口單元64讀出數(shù)據(jù)太快，則FIFO緩沖器125A或125B將騰空，即意味著緩沖器125C和125D被耗盡可得到的預取相鄰數(shù)據(jù)。則由鎖存器150輸出一鎖定信號140，以使得該總線接口單元可將數(shù)據(jù)預取到緩沖器125C和125D中。從而至少在FIFO緩沖器124的一半中保持以預取的數(shù)據(jù)所充滿。
響應這第5種情況的總線控制邏輯是由對在一3位寄存器130中以編程一個1-0-0的寄存器內(nèi)容而定義的。因此，如果這3位寄存器被編程為1-0-0，非門154將解碼該存儲器的內(nèi)容，并提供一“高”值于選擇2啟動線156上。該選擇2啟動線156既被用來啟動對應于數(shù)據(jù)讀操作的控制邏輯線路(圖5邏輯線路的上半部分)也被用來啟動對應于數(shù)據(jù)寫操作的控制邏輯線路(圖5邏輯線路的下半部分)。
在寫操作期間，只要緩沖器125A-125D中的至少兩個是充滿的，則或門158的輸出156也將是“高”值。典型地，這意味著緩沖器125A或125B已經(jīng)被填充并已經(jīng)分別地向緩沖器125C或125D傳輸數(shù)據(jù)，并且這緩沖器125A和125B中的另一個正在被填充數(shù)據(jù)。在這種情況中，在緩沖器125C中或是在125D中，或是在這兩者中的數(shù)據(jù)可立即被寫入系統(tǒng)存儲器。由于線路156和158為“高”值，則與門162將置位152，從而輸出鎖定信號140到存儲器控制器58。鎖定信號140將保持有效一直到這鎖存器152的R輸入被與門164的輸出驅(qū)為“高”值為止。如果緩沖器125C和125D都是空的，與門164輸出則變?yōu)椤案摺敝?，從而指示無必要立即將數(shù)據(jù)從這些緩沖器寫入系統(tǒng)存儲器。
在數(shù)據(jù)讀操作期間，鎖存器150將在其被一與門166的“高”輸出所置位時輸出鎖定信號到存儲器控制器58。當下列情況時與門166的輸出被驅(qū)為“高”值(ⅰ)由于選擇2被啟動而使線路156為“高”值;(ⅱ)由于總線接口單元164從系統(tǒng)存儲器檢測讀操作而使線路168為“高”值;(ⅲ)在任何時刻無論緩沖器125A或125B是空態(tài)而使與非門172驅(qū)使線路170為“低”值。隨著緩沖器125A或125B為空態(tài)，鎖定信號則被啟動，因為在此種情況下緩沖器125C或125D的內(nèi)容可被騰空，從而在緩沖器125C或125D中留有余地以便供從系統(tǒng)存儲器預取的相鄰數(shù)據(jù)所用。
在讀操作中，鎖定信號保持有效一直到鎖存器150的R輸入被或門174的輸出所啟動。在下列兩情形中，或門174被驅(qū)為“高”值(ⅰ)總線接口單元64檢測為沒有來自系統(tǒng)存儲器的讀操作;(ⅱ)或是緩沖器125C，或是緩沖器125D被充滿，并且緩沖器125A和125B都不是空態(tài)。在這兩種情形中，無需鎖定信號，從而鎖存器150被復位。對于系統(tǒng)存儲器24和26的存取則受控于由存儲器控制器所實施的正常仲裁模式。
至此，已經(jīng)介紹了一個最佳的實施例。該實施例是用于具有雙總線結(jié)構(gòu)計算機的在一總線接口單元中的一個非同步雙向存儲設備。然而，應當懂得，前述只是通過實例的描述，本發(fā)明并不局限于在此對于特定實施例的描述，可以對其有各種重新排列、修改及替代，而這些均不背離如權(quán)利要求中所要求的本發(fā)明的精神實質(zhì)。
權(quán)利要求
1.一個計算機系統(tǒng)，它包括系統(tǒng)存儲器；用于控制對系統(tǒng)存儲器存取的存儲器控制器，所說的系統(tǒng)存儲器和所說的存儲器控制器由一存儲器總線連接；耦合到所說存儲器控制器的中心處理單元，所說的中心處理單元具有經(jīng)過所說的存儲器總線對所說的系統(tǒng)存儲器讀寫數(shù)據(jù)的能力；經(jīng)一系統(tǒng)總線與所說的存儲器控制器相連接的一總線接口單元；經(jīng)一輸入/輸出總線與所說的總線接口單元相連接的至少一個輸入/輸出裝置；所說的計算機系統(tǒng)其特征在于所說的總線接口單元包括一個雙向數(shù)據(jù)存儲單元，以便提供對于在讀寫操作期間、在所說的系統(tǒng)總線和所說的輸入/輸出總線之間傳輸?shù)臄?shù)據(jù)的暫時存儲。
2.如權(quán)利要求1的計算機系統(tǒng)，其特征在于，所說的存儲單元是響應耦合到工作于不同數(shù)據(jù)傳輸帶寬的輸入/輸出總線或系統(tǒng)總線的裝置。
3.如權(quán)利要求1的計算機系統(tǒng)，其特征在于，所說的存儲單元包括至少兩對緩沖器，所說的兩對緩沖器都被既用于讀操作也被用于寫操作。
4.如權(quán)利要求3的計算機系統(tǒng)，其特征在于，所說的緩沖器對是以并行聯(lián)接的，并且在每一對中的每一個緩沖器與該對中的另一緩沖器是串行聯(lián)接的。
5.如權(quán)利要求4的計算機系統(tǒng)，其特征在于，每一緩沖器對是32字節(jié)的緩沖器。
6.如權(quán)利要求5的計算機系統(tǒng)，其特征在于，所說的每一個32字節(jié)的緩沖器對包含兩個串聯(lián)的16字節(jié)的緩沖器。
7.如權(quán)利要求4的計算機系統(tǒng)，其特征在于，所說的緩沖器被構(gòu)形，以便以非同步的速度從輸入/輸出總線讀出數(shù)據(jù)并向該總線寫入數(shù)據(jù)，并且以一給定數(shù)據(jù)脈沖串的速度對系統(tǒng)總線寫入及從該總線讀出。
8.一種在一計算機系統(tǒng)中控制對系統(tǒng)存儲器的存取的方法，其特征在于如下步驟將一存儲器控制器耦合到一系統(tǒng)總線，以便在一中心處理單元和一耦合到輸入/輸出總線的輸入/輸出裝置之間仲裁，從而確定所說的中心處理單元和所說的輸入/輸出裝置之中的哪一個應當被撥予對系統(tǒng)存儲器的存取，以便對所說的系統(tǒng)存儲器執(zhí)行讀和寫操作;將一總線接口單元提供在所說的系統(tǒng)總線和所說的輸入/輸出總線之間，以便在二者間傳送數(shù)據(jù);當所說的數(shù)據(jù)已經(jīng)被從一總線傳送出并且先于它的被傳送到另一總線時，對于在所說的系統(tǒng)總線和所說的輸入/輸出總線之間正被傳輸?shù)臄?shù)據(jù)進行暫時存儲。
9.如權(quán)利要求8的方法，其特征在于，所說的接口單元包括一個雙向存儲單元，該單元暫時地存儲正在所說的系統(tǒng)總線和所說的輸入/輸出總線之間傳輸?shù)臄?shù)據(jù)。
10.如權(quán)利要求9的方法，其特征在于，所說的存儲單元包括至少兩對16字節(jié)的緩沖器，所說的兩對緩沖器都被用于讀和寫操作。
11.如權(quán)利要求10的方法，其特征在于，所說的緩沖器對以平行方式連接，而在每一對中的每一個緩沖器對于另一在該對中的緩沖器是順序連接的。
12.如權(quán)利要求11的方法，其特征在于，所說的緩沖器被構(gòu)形，以便以非同步的速度從輸入/輸出總線讀出數(shù)據(jù)并向該總線寫入數(shù)據(jù)，并且以一給定的數(shù)據(jù)脈沖串速度對系統(tǒng)總線寫入及從該總線讀出。
13.如權(quán)利要求8的方法，其特征在于，所說的系統(tǒng)總線在所說的總線接口單元和所說的系統(tǒng)總線之間以高達16字節(jié)的帶寬傳輸讀或?qū)憯?shù)據(jù)，并且其中所說的輸入/輸出總線接口在所說的輸入/輸出裝置和所說的總線接口單元間以高達4字節(jié)帶寬傳送讀或?qū)憯?shù)據(jù)。
全文摘要
本發(fā)明為具有雙總線結(jié)構(gòu)，例如一系統(tǒng)總線機一I/O總線，計算機系統(tǒng)提供了總線到總線接口單元。對于在兩總線之間從與兩總線的每一總線相耦合的裝置傳入傳出的數(shù)據(jù)，該總線接口單元包含一個非同步雙向暫時數(shù)據(jù)存儲功能。最好是這種存儲功能工作于這種模式，即這種模式將適合于數(shù)據(jù)的單獨傳輸、數(shù)據(jù)流式傳輸、數(shù)據(jù)脈沖串傳輸，并且能適應從相鄰地址的信息傳輸而無需啟動對于每一地址的新請求。
文檔編號G06F13/16GK1074052SQ9211447
公開日1993年7月7日 申請日期1992年12月17日 優(yōu)先權(quán)日1992年1月2日
發(fā)明者納達爾·阿米尼, 貝查拉·法德·伯利, 舍伍德·布拉農(nóng), 理查德·路易斯·霍恩, 特倫斯·約瑟夫·郎曼 申請人:國際商業(yè)機器公司