本發(fā)明屬于計算機，具體涉及一種高度可編程處理器陣列網(wǎng)絡。

背景技術：

1、傳統(tǒng)現(xiàn)場可編程門陣列（fpga）通過可編程邏輯塊和互連資源提供極高的設計靈活性，廣泛應用于定制化計算和加速領域。然而，fpga在實現(xiàn)高度復雜的計算任務時，由于其基本構建塊為邏輯門和查找表，編程復雜度較高，且能效相對較低。

技術實現(xiàn)思路

1、本發(fā)明針對傳統(tǒng)的fpga在實現(xiàn)高度復雜的計算任務時，編程復雜度較高，且能效相對較低的技術問題，目的在于提供一種高度可編程處理器陣列網(wǎng)絡。

2、為了解決前述技術問題，本發(fā)明提供一種高度可編程處理器陣列網(wǎng)絡，所述高度可編程處理器陣列網(wǎng)絡包括：

3、處理器陣列，所述處理器陣列具有若干呈陣列分布的處理器單元，所述處理器單元具有處理器節(jié)點及寄存器群，相鄰所述處理器節(jié)點之間通過所述寄存器群進行數(shù)據(jù)交互；

4、動態(tài)隨機存儲器層，所述動態(tài)隨機存儲器層具有一層或若干層動態(tài)隨機存儲器，所述動態(tài)隨機存儲器層堆疊于所述處理器陣列上層，各所述動態(tài)隨機存儲器與各所述處理器節(jié)點分別連接。

5、可選地，在如前所述的高度可編程處理器陣列網(wǎng)絡中，所述處理器陣列具有2n個呈陣列分布的所述處理器單元，其中n為自然數(shù)；

6、當n為偶數(shù)時，所述處理器陣列具有2n/2行和2n/2列；

7、當n為奇數(shù)時，所述處理器陣列具有2?(n-1)/2行和2?(n+1)/2列。

8、可選地，在如前所述的高度可編程處理器陣列網(wǎng)絡中，在單個所述處理器單元中，所述寄存器群位于所述處理器節(jié)點的四周，所述寄存器群分別與四個方向的其他相鄰處理器單元進行數(shù)據(jù)交互。

9、可選地，在如前所述的高度可編程處理器陣列網(wǎng)絡中，在單個所述處理器單元中，所述處理器節(jié)點與所述寄存器群通過金屬層銅互聯(lián)實現(xiàn)連接；

10、在相鄰所述處理器單元中，相鄰兩個所述寄存器群通過金屬層銅互聯(lián)實現(xiàn)連接。

11、可選地，在如前所述的高度可編程處理器陣列網(wǎng)絡中，在單個所述處理器單元中，所述處理器節(jié)點的四周設置有存儲控制器節(jié)點，所述處理器節(jié)點通過四個方向的所述存儲控制器節(jié)點分別與四個方向的所述寄存器群進行數(shù)據(jù)交互。

12、可選地，在如前所述的高度可編程處理器陣列網(wǎng)絡中，在單個所述處理器單元中，所述處理器節(jié)點與所述存儲控制器節(jié)點通過金屬層銅互聯(lián)實現(xiàn)連接，所述存儲控制器節(jié)點與所述寄存器群通過金屬層銅互聯(lián)實現(xiàn)連接；

13、在相鄰所述處理器單元中，相鄰兩個所述寄存器群通過金屬層銅互聯(lián)實現(xiàn)連接。

14、可選地，在如前所述的高度可編程處理器陣列網(wǎng)絡中，所述處理器節(jié)點包括中央處理器（central?processing?unit，cpu）、圖形處理器（graphics?processing?unit，gpu）、張量處理器（tensor?processing?unit，tpu）、處理器分散處理器（data?processing?unit，dpu）、智能處理器（image?processing?unit，ipu）或神經(jīng)網(wǎng)絡處理器（neural-networkprocessing?unit，npu）。

15、可選地，在如前所述的高度可編程處理器陣列網(wǎng)絡中，所述處理器陣列投影與所述動態(tài)隨機存儲器層區(qū)域完全重合。

16、可選地，在如前所述的高度可編程處理器陣列網(wǎng)絡中，所述處理器節(jié)點通過所述寄存器群與所述動態(tài)隨機存儲器層實現(xiàn)連接。

17、可選地，在如前所述的高度可編程處理器陣列網(wǎng)絡中，所述寄存器群與所述動態(tài)隨機存儲器層通過金屬層銅互聯(lián)實現(xiàn)連接。

18、可選地，在如前所述的高度可編程處理器陣列網(wǎng)絡中，所述動態(tài)隨機存儲器層內(nèi)具有屬于各所述處理器節(jié)點的獨立存儲空間。

19、可選地，在如前所述的高度可編程處理器陣列網(wǎng)絡中，各所述處理器節(jié)點共享所述動態(tài)隨機存儲器層內(nèi)的所有地址空間。

20、本發(fā)明的積極進步效果在于：

21、1、本發(fā)明設計為處理器陣列形式，在封裝時可以隨意定制處理器陣列的大小，根據(jù)需求進行切割，也可實現(xiàn)單晶圓大芯片目的。

22、2、本發(fā)明所有處理器節(jié)點之間的平等性和去中心化，使得網(wǎng)絡中的每個處理器節(jié)點都具備主機(host)功能，無主從之分。每個處理器節(jié)點擁有自己的內(nèi)存管理、控制邏輯和對外通信能力。任何節(jié)點都能發(fā)起計算任務、管理數(shù)據(jù)傳輸和控制其他節(jié)點的協(xié)作，而不依賴于單一中心控制器。

23、3、本發(fā)明通過使用處理器節(jié)點作為基本單元，提供更高級別的抽象，降低了編程復雜度，便于開發(fā)復雜的算法和應用程序。處理器節(jié)點的精細控制和動態(tài)資源管理可有效降低空閑功耗，提高處理特定任務時的能效比。

技術特征：

1.一種高度可編程處理器陣列網(wǎng)絡，其特征在于，所述高度可編程處理器陣列網(wǎng)絡包括：

2.如權利要求1所述的高度可編程處理器陣列網(wǎng)絡，其特征在于，所述處理器陣列具有2n個呈陣列分布的所述處理器單元，其中n為自然數(shù)；

3.如權利要求1所述的高度可編程處理器陣列網(wǎng)絡，其特征在于，在單個所述處理器單元中，所述寄存器群位于所述處理器節(jié)點的四周，所述寄存器群分別與四個方向的其他相鄰處理器單元進行數(shù)據(jù)交互。

4.如權利要求3所述的高度可編程處理器陣列網(wǎng)絡，其特征在于，在單個所述處理器單元中，所述處理器節(jié)點與所述寄存器群通過金屬層銅互聯(lián)實現(xiàn)連接；

5.如權利要求1所述的高度可編程處理器陣列網(wǎng)絡，其特征在于，在單個所述處理器單元中，所述處理器節(jié)點的四周設置有存儲控制器節(jié)點，所述處理器節(jié)點通過四個方向的所述存儲控制器節(jié)點分別與四個方向的所述寄存器群進行數(shù)據(jù)交互。

6.如權利要求5所述的高度可編程處理器陣列網(wǎng)絡，其特征在于，在單個所述處理器單元中，所述處理器節(jié)點與所述存儲控制器節(jié)點通過金屬層銅互聯(lián)實現(xiàn)連接，所述存儲控制器節(jié)點與所述寄存器群通過金屬層銅互聯(lián)實現(xiàn)連接；

7.如權利要求1所述的高度可編程處理器陣列網(wǎng)絡，其特征在于，所述處理器節(jié)點包括中央處理器、圖形處理器、張量處理器、處理器分散處理器、智能處理器或神經(jīng)網(wǎng)絡處理器。

8.如權利要求1至7中任意一項所述的高度可編程處理器陣列網(wǎng)絡，其特征在于，所述處理器陣列投影與所述動態(tài)隨機存儲器層區(qū)域完全重合。

9.如權利要求8所述的高度可編程處理器陣列網(wǎng)絡，其特征在于，所述處理器節(jié)點通過所述寄存器群與所述動態(tài)隨機存儲器層實現(xiàn)連接。

10.如權利要求9所述的高度可編程處理器陣列網(wǎng)絡，其特征在于，所述寄存器群與所述動態(tài)隨機存儲器層通過金屬層銅互聯(lián)實現(xiàn)連接。

11.如權利要求8所述的高度可編程處理器陣列網(wǎng)絡，其特征在于，所述動態(tài)隨機存儲器層內(nèi)具有屬于各所述處理器節(jié)點的獨立存儲空間。

12.如權利要求8所述的高度可編程處理器陣列網(wǎng)絡，其特征在于，各所述處理器節(jié)點共享所述動態(tài)隨機存儲器層內(nèi)的所有地址空間。

技術總結
本發(fā)明屬于計算機技術領域，具體涉及一種高度可編程處理器陣列網(wǎng)絡，包括：處理器陣列，處理器陣列具有若干呈陣列分布的處理器單元，處理器單元具有處理器節(jié)點及寄存器群，相鄰處理器節(jié)點之間通過寄存器群進行數(shù)據(jù)交互；動態(tài)隨機存儲器層，動態(tài)隨機存儲器層具有一層或若干層動態(tài)隨機存儲器，動態(tài)隨機存儲器層堆疊于處理器陣列上層，各動態(tài)隨機存儲器與各處理器節(jié)點分別連接。本發(fā)明設計為處理器陣列形式，在封裝時可以隨意定制處理器陣列的大小，根據(jù)需求進行切割，也可實現(xiàn)單晶圓大芯片目的。

技術研發(fā)人員：段帥君,劉坤,李瑞
受保護的技術使用者：芯方舟（上海）集成電路有限公司
技術研發(fā)日：
技術公布日：2024/12/19