本發(fā)明涉及計(jì)算機(jī)領(lǐng)域，尤其涉及一種支持存算一體緩存的risc-v?cpu架構(gòu)。

背景技術(shù)：

1、隨著人工智能的發(fā)展，科技對(duì)算力的需求已經(jīng)不斷提升，傳統(tǒng)馮·諾伊曼體系已經(jīng)逐漸無(wú)法滿(mǎn)足如此龐大的算力需求。在馮·諾伊曼架構(gòu)中，處理器與存儲(chǔ)器是兩個(gè)區(qū)分的個(gè)體，其間不斷進(jìn)行數(shù)據(jù)的交互。頻繁多次的數(shù)據(jù)交換就會(huì)導(dǎo)致無(wú)用功耗以及非必要延時(shí)的產(chǎn)生，也就是馮·諾伊曼瓶頸，這是限制計(jì)算機(jī)性能的一個(gè)關(guān)鍵因素。于是，存算一體技術(shù)被提出，其作為存儲(chǔ)器，本身既擁有存儲(chǔ)功能的模式，也額外擁有計(jì)算能力，迅速得到了學(xué)術(shù)界與工業(yè)界的廣泛關(guān)注。但是大多數(shù)的存算一體存儲(chǔ)器只支持部分運(yùn)算，例如僅支持布爾邏輯運(yùn)算、乘累加計(jì)算、多比特乘法運(yùn)算，難以支撐全部的處理器運(yùn)算操作。

技術(shù)實(shí)現(xiàn)思路

1、本發(fā)明所要解決的技術(shù)問(wèn)題是，提供一種高性能低功耗的risc-v?cpu，其采用順序流水結(jié)構(gòu)，通過(guò)設(shè)計(jì)的存算一體仲裁器對(duì)順序流水線(xiàn)處理器與存算一體數(shù)據(jù)緩存進(jìn)行模塊間的交互，從而實(shí)現(xiàn)移動(dòng)部分指令至存儲(chǔ)器內(nèi)部進(jìn)行，減少數(shù)據(jù)在處理器與存儲(chǔ)器之間的來(lái)回搬運(yùn)，以提高處理器性能并降低功耗。

2、為了解決上述問(wèn)題，本發(fā)明提供了一種支持存算一體緩存的risc-v?cpu架構(gòu)，包括順序流水線(xiàn)處理器、存算一體數(shù)據(jù)緩存、指令緩存、存算一體仲裁器；所述順序流水線(xiàn)處理器采用risc-v指令集，其結(jié)構(gòu)共劃分為五級(jí)流水結(jié)構(gòu)：取指、譯碼、執(zhí)行、訪(fǎng)存/存算、寫(xiě)回；所述指令緩存采用低位交叉預(yù)取指令緩存，由多列存儲(chǔ)組成，指令連續(xù)存放在相鄰體中，同時(shí)搭載預(yù)取功能，所述指令緩存用于接收所述順序流水線(xiàn)處理器傳遞的取指信號(hào)取出指令、并將指令返回至所述順序流水線(xiàn)處理器；所述存算一體仲裁器用于控制并交互所述順序流水線(xiàn)處理器與所述存算一體數(shù)據(jù)緩存，并調(diào)整所述指令緩存和所述順序流水線(xiàn)處理器的取指結(jié)構(gòu)，使其支持存算一體仲裁器工作，其中，若返回至所述順序流水線(xiàn)處理器的指令為訪(fǎng)存指令，所述存算一體仲裁器能夠通過(guò)獲取所述訪(fǎng)存指令的訪(fǎng)存地址以及對(duì)所述訪(fǎng)存指令對(duì)應(yīng)的當(dāng)前指令的后面n條指令進(jìn)行譯碼，并根據(jù)譯碼結(jié)果和所述訪(fǎng)存地址判斷是否需要進(jìn)行存算一體操作，若判定需要進(jìn)行存算一體操作，則通過(guò)所述存算一體仲裁器選擇將需要進(jìn)行存算一體操作的指令的數(shù)據(jù)存為存算數(shù)據(jù)，傳遞給所述存算一體數(shù)據(jù)緩存。

3、本發(fā)明通過(guò)采用傳統(tǒng)順序流水結(jié)構(gòu)的順序流水線(xiàn)處理器，并設(shè)計(jì)存算一體仲裁器，配合指令緩存以及存算一體數(shù)據(jù)緩存對(duì)順序流水線(xiàn)處理器進(jìn)行優(yōu)化，合并能夠合并的指令，從而提高流水線(xiàn)處理效率，并降低能耗，從而實(shí)現(xiàn)更加高性能低功耗的risc-v?cpu。

技術(shù)特征：

1.一種支持存算一體緩存的risc-v?cpu架構(gòu)，其特征在于，包括順序流水線(xiàn)處理器、存算一體數(shù)據(jù)緩存、指令緩存、存算一體仲裁器；

2.根據(jù)權(quán)利要求1所述的risc-v?cpu架構(gòu)，其特征在于，

3.根據(jù)權(quán)利要求1所述的risc-v?cpu架構(gòu)，其特征在于，

4.根據(jù)權(quán)利要求1所述的risc-v?cpu架構(gòu)，其特征在于，所述順序流水線(xiàn)處理器接收到指令緩存返回的當(dāng)前指令與后續(xù)多條預(yù)測(cè)指令，當(dāng)前指令順序流入譯碼階段，所述順序流水線(xiàn)處理器的譯碼器根據(jù)risc-v指令集的risc-v操作碼判斷出指令的類(lèi)型，如果指令是訪(fǎng)存指令，則需要所述存算一體仲裁器進(jìn)行仲裁判斷。

5.根據(jù)權(quán)利要求1所述的risc-v?cpu架構(gòu)，其特征在于，所述存算一體仲裁器包括：加法器，簡(jiǎn)易譯碼器，比較器陣列，控制模塊，多路選擇器；若返回至所述順序流水線(xiàn)處理器的指令為訪(fǎng)存指令，所述存算一體仲裁器能夠通過(guò)所述加法器獲取所述訪(fǎng)存指令的訪(fǎng)存地址，所述簡(jiǎn)易譯碼器能夠?qū)λ鲈L(fǎng)存指令對(duì)應(yīng)的當(dāng)前指令的后面n條指令進(jìn)行譯碼，譯碼結(jié)果和所述訪(fǎng)存地址傳遞至所述比較器陣列與控制模塊以判斷是否需要進(jìn)行存算一體操作，若判定需要進(jìn)行存算一體操作，則通過(guò)所述存算一體仲裁器的多路選擇器將需要進(jìn)行存算一體操作的指令的數(shù)據(jù)存為存算數(shù)據(jù)，通過(guò)所述順序流水線(xiàn)處理器的訪(fǎng)存結(jié)構(gòu)傳遞給所述存算一體數(shù)據(jù)緩存。

技術(shù)總結(jié)
本發(fā)明提供了一種采用存算一體仲裁器實(shí)現(xiàn)支持存算一體緩存的RISC?VCPU架構(gòu)，包括順序流水線(xiàn)處理器、存算一體數(shù)據(jù)緩存、指令緩存、存算一體仲裁器。本發(fā)明通過(guò)采用傳統(tǒng)順序流水結(jié)構(gòu)的順序流水線(xiàn)處理器，并設(shè)計(jì)存算一體仲裁器，配合指令緩存以及存算一體數(shù)據(jù)緩存對(duì)順序流水線(xiàn)處理器進(jìn)行優(yōu)化，合并能夠合并的指令，從而提高流水線(xiàn)處理效率，并降低能耗，從而實(shí)現(xiàn)更加高性能低功耗的RISC?V?CPU。

技術(shù)研發(fā)人員：陳靜,肖寒,趙瑞勇,劉玉蘭,劉源禎
受保護(hù)的技術(shù)使用者：中國(guó)科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/19