與外圍設(shè)備同步的電子系統(tǒng)的制作方法
【專利摘要】本發(fā)明公開(kāi)一種與外圍設(shè)備同步的電子系統(tǒng)，包括具有一總線時(shí)鐘信號(hào)發(fā)生器以及一數(shù)據(jù)寄存器的一主機(jī)、以及一相位移控制信號(hào)設(shè)定模塊?？偩€時(shí)鐘信號(hào)發(fā)生器是基于主機(jī)端時(shí)鐘信號(hào)輸出一總線時(shí)鐘信號(hào)交由總線供應(yīng)外圍設(shè)備作外圍設(shè)備輸出數(shù)據(jù)的依據(jù)?；谠撝鳈C(jī)端時(shí)鐘信號(hào)所讀取的來(lái)自于外圍設(shè)備的數(shù)據(jù)則是由該數(shù)據(jù)寄存器暫存。該總線時(shí)鐘信號(hào)發(fā)生器依據(jù)主機(jī)端時(shí)鐘信號(hào)與基于主機(jī)端時(shí)鐘信號(hào)所讀取的來(lái)自于外圍設(shè)備的數(shù)據(jù)的不同步相位調(diào)整該總線時(shí)鐘信號(hào)，使該數(shù)據(jù)寄存器所暫存的數(shù)據(jù)準(zhǔn)確。該相位移控制信號(hào)設(shè)定模塊是用于產(chǎn)生相位移控制信號(hào)供該總線時(shí)鐘信號(hào)發(fā)生器調(diào)整該總線時(shí)鐘信號(hào)。
【專利說(shuō)明】與外圍設(shè)備同步的電子系統(tǒng)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及主機(jī)與外圍設(shè)備通訊接口【技術(shù)領(lǐng)域】，尤其涉及一種與外圍設(shè)備同步的電子系統(tǒng)。

【背景技術(shù)】
[0002]信號(hào)同步為主機(jī)與外圍設(shè)備通訊的一項(xiàng)重要課題。
[0003]一種傳統(tǒng)技術(shù)是基于一源頭時(shí)鐘信號(hào)(通常由主板上一振蕩器提供)分兩條獨(dú)立路徑產(chǎn)生一主機(jī)端時(shí)鐘信號(hào)以及一總線時(shí)鐘信號(hào),個(gè)別操作主機(jī)以及經(jīng)由該總線耦接至該主機(jī)的外圍設(shè)備。如此技術(shù)在總線時(shí)鐘信號(hào)的產(chǎn)生路徑中需要增加額外的鎖相回路PLL，且需復(fù)雜的時(shí)鐘信號(hào)路徑分析才能提供適當(dāng)?shù)闹鳈C(jī)端時(shí)鐘信號(hào)以及總線時(shí)鐘信號(hào)使主機(jī)與外圍設(shè)備經(jīng)由該總線正確通訊。


【發(fā)明內(nèi)容】

[0004]本案是由主機(jī)端供應(yīng)時(shí)鐘信號(hào)給一外圍設(shè)備。
[0005]根據(jù)本發(fā)明一種實(shí)施方式所實(shí)現(xiàn)的一電子系統(tǒng)包括具有一總線時(shí)鐘信號(hào)發(fā)生器以及一數(shù)據(jù)寄存器的一主機(jī)、以及一相位移控制信號(hào)設(shè)定模塊?？偩€時(shí)鐘信號(hào)發(fā)生器是基于主機(jī)端時(shí)鐘信號(hào)輸出一總線時(shí)鐘信號(hào)交由總線供應(yīng)外圍設(shè)備作外圍設(shè)備輸出數(shù)據(jù)的依據(jù)。基于該主機(jī)端時(shí)鐘信號(hào)所讀取的來(lái)自于外圍設(shè)備的數(shù)據(jù)則是由該數(shù)據(jù)寄存器暫存。該總線時(shí)鐘信號(hào)發(fā)生器依據(jù)主機(jī)端時(shí)鐘信號(hào)與基于主機(jī)端時(shí)鐘信號(hào)所讀取的來(lái)自于外圍設(shè)備的數(shù)據(jù)的不同步相位調(diào)整該總線時(shí)鐘信號(hào)，使該數(shù)據(jù)寄存器所暫存的數(shù)據(jù)準(zhǔn)確。該相位移控制信號(hào)設(shè)定模塊是用于產(chǎn)生相位移控制信號(hào)供該總線時(shí)鐘信號(hào)發(fā)生器調(diào)整該總線時(shí)鐘信號(hào)。
[0006]下文特舉實(shí)施例，并配合所附圖示，詳細(xì)說(shuō)明本
【發(fā)明內(nèi)容】
。

【專利附圖】

【附圖說(shuō)明】
[0007]圖1圖解根據(jù)本發(fā)明一種實(shí)施方式所實(shí)現(xiàn)的一主機(jī)端外圍接口電路100、以及具有該主機(jī)端外圍接口電路100的一主機(jī)102 ；
[0008]圖2A、圖2B為信號(hào)波形圖，說(shuō)明本發(fā)明兩種實(shí)施方式的實(shí)施狀況；
[0009]圖3A圖解一種生成主機(jī)端時(shí)鐘信號(hào)HostCLK以及總線時(shí)鐘信號(hào)BusCLK(h)的技術(shù)；
[0010]圖3B圖解圖3A信號(hào)的波形圖；
[0011]圖4圖解另一種生成主機(jī)端時(shí)鐘信號(hào)HostCLK以及總線時(shí)鐘信號(hào)BusCLK(h)的技術(shù)，其中運(yùn)用鎖相回路(phase-locked loop)；
[0012]圖5圖解另一種生成總線時(shí)鐘信號(hào)BusCLK(h)的技術(shù)，其中運(yùn)用延遲鏈(delaychain)；
[0013]圖6圖解根據(jù)本發(fā)明一種實(shí)施方式所實(shí)現(xiàn)的一主板600。
[0014]附圖標(biāo)記:
[0015]100:主機(jī)端外圍接口電路；
[0016]102:主機(jī)；
[0017]104:總線時(shí)鐘信號(hào)發(fā)生器；
[0018]106:數(shù)據(jù)寄存器；
[0019]18:總線；
[0020]110:外圍設(shè)備；
[0021]302、402:多工器；
[0022]600:電子系統(tǒng)；
[0023]602:相位移控制信號(hào)設(shè)定模塊；
[0024]BusCLK (d)、BusCLK (h):總線時(shí)鐘信號(hào)；
[0025]CP:D型正反器接收端；
[0026]Data [N: O]:數(shù)據(jù)；
[0027]Delay_Chain:延遲鏈；
[0028]DFF_1、DFF_2:D 型正反器；
[0029]Early_CLK(0)...Early_CLK(3):不同相位移的相位移信號(hào)；
[0030]HostCLK:主機(jī)端時(shí)鐘信號(hào)；
[0031]Invl、Inv2:反相器；
[0032]Mux 1、Mux2:多工器；
[0033]PIN_CLK:時(shí)鐘信號(hào)管腳；
[0034]PIN_Data:數(shù)據(jù)管腳；
[0035]PLL:鎖相回路；
[0036]Sel、Sell、Sel2:相位移控制信號(hào)；
[0037]SourceCLK:源頭時(shí)鐘信號(hào)；
[0038]TX/RX:收發(fā)模組；
[0039]Q:D型正反器輸出端。

【具體實(shí)施方式】
[0040]以下敘述列舉本發(fā)明的多種實(shí)施例。以下敘述介紹本發(fā)明的基本概念，且并非意圖限制本
【發(fā)明內(nèi)容】
。實(shí)際發(fā)明范圍應(yīng)依照申請(qǐng)專利范圍來(lái)界定。
[0041]圖1圖解根據(jù)本發(fā)明一種實(shí)施方式所實(shí)現(xiàn)的一主機(jī)端外圍接口電路100、以及具有該主機(jī)端外圍接口電路100的主機(jī)102。主機(jī)102例如為一芯片組。
[0042]主機(jī)102除了包括該主機(jī)端外圍接口電路100，還具有一時(shí)鐘信號(hào)管腳PIN_CLK、以及一數(shù)據(jù)管腳PIN_Data。
[0043]主機(jī)端外圍接口電路100包括一總線時(shí)鐘信號(hào)發(fā)生器104以及一數(shù)據(jù)寄存器106。該總線時(shí)鐘信號(hào)發(fā)生器104是基于一主機(jī)端時(shí)鐘信號(hào)HostCLK輸出一總線時(shí)鐘信號(hào)BusCLK (h)，經(jīng)該主機(jī)102的時(shí)鐘信號(hào)管腳PIN_CLK交由一總線108供應(yīng)一外圍設(shè)備110作該外圍設(shè)備110輸出數(shù)據(jù)Data[N:0]的依據(jù)。數(shù)據(jù)寄存器106接收基于主機(jī)端時(shí)鐘信號(hào)HostCLK讀取的來(lái)自于外圍設(shè)備110的數(shù)據(jù)Data[N:0]。在一實(shí)施例中，總線時(shí)鐘信號(hào)BusCLK(h)經(jīng)主機(jī)102內(nèi)走線、總線108以及外圍設(shè)備110內(nèi)走線后，其相位可能略有延遲，標(biāo)號(hào)成BusCLK(d)。外圍設(shè)備110是基于該總線時(shí)鐘信號(hào)BusCLK(d)輸出數(shù)據(jù)Data[N:0]，經(jīng)該數(shù)據(jù)管腳PIN_Data由主機(jī)102接收，繼而傳遞至該主機(jī)端外圍接口電路100的收發(fā)模組TX/RX。收發(fā)模組TX/RX是基于該主機(jī)端時(shí)鐘信號(hào)HostCLK讀取來(lái)自于該外圍設(shè)備110的數(shù)據(jù)Data[N:0]，并將其暫存至該數(shù)據(jù)寄存器106。外圍設(shè)備110從接收到總線時(shí)鐘信號(hào)BusCLK(d)直至輸出數(shù)據(jù)Data[N:0]需要一段延遲；以總線108為一 LPC總線為例，在LPC總線規(guī)范中規(guī)定，從LPC外圍設(shè)備看到總線時(shí)鐘信號(hào)BusCLK (d)的第一個(gè)上升沿直到LPC外圍設(shè)備輸出穩(wěn)定數(shù)據(jù)的時(shí)延為一輸出有效時(shí)間(output valid time)最多達(dá)12ns。此外，數(shù)據(jù)Data [N:0]從外圍設(shè)備110發(fā)出經(jīng)由總線傳遞至收發(fā)模組TX/RX的數(shù)據(jù)寄存器106的路徑上，相位也有延遲。本發(fā)明的該總線時(shí)鐘信號(hào)發(fā)生器104依據(jù)該主機(jī)端時(shí)鐘信號(hào)HostCLK與基于主機(jī)端時(shí)鐘信號(hào)HostCLK所讀取的來(lái)自于該外圍設(shè)備110的數(shù)據(jù)Data[N:0]的不同步相位調(diào)整所產(chǎn)生的總線時(shí)鐘信號(hào)BusCLK(h)，使該數(shù)據(jù)寄存器106所暫存的數(shù)據(jù)準(zhǔn)確。如前所述，主機(jī)端時(shí)鐘信號(hào)HostCLK與數(shù)據(jù)Data [N: O]的不同步相位有下列幾種因素所致:總線時(shí)鐘信號(hào)BusCLK(h)從該總線時(shí)鐘信號(hào)發(fā)生器104發(fā)出經(jīng)由該總線108傳遞至外圍設(shè)備110的延遲(在一實(shí)施例中該延遲包括了總線時(shí)鐘信號(hào)BusCLK(h)在主機(jī)102內(nèi)走線及外圍設(shè)備110內(nèi)走線的延遲)、外圍設(shè)備110從接收到總線時(shí)鐘信號(hào)BusCLK(d)至輸出數(shù)據(jù)Data[N:0]的延遲以及數(shù)據(jù)Data[N:0]經(jīng)由總線傳遞至數(shù)據(jù)寄存器106的延遲。
[0044]在一實(shí)施例中，總線時(shí)鐘信號(hào)發(fā)生器104調(diào)整總線時(shí)鐘信號(hào)BusCLK (h)，使得數(shù)據(jù)寄存器106于主機(jī)端時(shí)鐘信號(hào)HostCLK的一個(gè)周期(I個(gè)T)內(nèi)接收到基于主機(jī)端時(shí)鐘信號(hào)HostCLK所讀取的來(lái)自于外圍設(shè)備110的數(shù)據(jù)Data[N:0]。在諸如總線108為低管腳數(shù)(Low Pin Count, LPC)總線、串行外設(shè)接口(SPI)總線、快閃存儲(chǔ)(如SM、SD)總線等總線時(shí)鐘信號(hào)較低且總線上傳遞的是數(shù)字信號(hào)的總線規(guī)范中，會(huì)要求數(shù)據(jù)寄存器106盡量于主機(jī)端時(shí)鐘信號(hào)HostCLK觸發(fā)后的一個(gè)周期內(nèi)能夠接收到數(shù)據(jù)Data[N:0]，以減少延遲，提高吞吐量。
[0045]在一種實(shí)施方式中，該總線時(shí)鐘信號(hào)發(fā)生器104是使該總線時(shí)鐘信號(hào)BusCLK(h)領(lǐng)先該主機(jī)端時(shí)鐘信號(hào)HostCLK。在另一種實(shí)施方式中，相位移控制信號(hào)Sel用以決定該總線時(shí)鐘信號(hào)BusCLK (h)領(lǐng)先該主機(jī)端時(shí)鐘信號(hào)HostCLK的量，可選擇不領(lǐng)先、或自多種領(lǐng)先相位量中擇一設(shè)定。
[0046]圖2A為波形圖，其中是根據(jù)本發(fā)明一種實(shí)施方式使總線時(shí)鐘信號(hào)BusCLK(h)領(lǐng)先主機(jī)端時(shí)鐘信號(hào)HostCLK四分之一周期，致使根據(jù)總線時(shí)鐘信號(hào)BusCLK(d)所輸出的數(shù)據(jù)Data [N: O]得以正確基于主機(jī)端時(shí)鐘信號(hào)HostCLK讀取。以主機(jī)端時(shí)鐘信號(hào)HostCLK周期% 30ns (33MHz)為例，經(jīng)由時(shí)鐘樹(shù)合成(Clock Tree Synthesis, CTS)的結(jié)果得知造成前述不同步相位的延遲共計(jì)為35ns，其中包括:總線時(shí)鐘信號(hào)BusCLK(h)與外圍設(shè)備110看到的總線時(shí)鐘信號(hào)BusCLK(d)之間的走線延遲為13ns ;數(shù)據(jù)Data[N:0]的輸出有效時(shí)間(output valid time)造成的延遲為12ns (數(shù)據(jù)Data [N: O]的陰影部分表示輸出數(shù)據(jù)尚未穩(wěn)定)；數(shù)據(jù)Data[N:0]傳遞的走線延遲為10ns。因此如果總線時(shí)鐘信號(hào)發(fā)生器104直接以主機(jī)端時(shí)鐘信號(hào)HostCLK作為總線時(shí)鐘信號(hào)BusCLK (h)供外圍設(shè)備110輸出數(shù)據(jù)則無(wú)法在主機(jī)端時(shí)鐘信號(hào)HostCLK觸發(fā)后一個(gè)周期(30ns)內(nèi)接收到數(shù)據(jù)Data[N:0]。在圖2A的實(shí)施例中，將總線時(shí)鐘信號(hào)BusCLK (h)領(lǐng)先主機(jī)端時(shí)鐘信號(hào)HostCLK四分之一周期(7.5ns)觸發(fā)，數(shù)據(jù)寄存器106則將于在主機(jī)端時(shí)鐘信號(hào)HostCLK觸發(fā)后的27.5ns時(shí)接收到數(shù)據(jù)Data [N: O],以符合一個(gè)周期(30ns)內(nèi)收到數(shù)據(jù)Data [N: O]的要求。
[0047]圖2B為波形圖，其中是根據(jù)本發(fā)明一種實(shí)施方式使總線時(shí)鐘信號(hào)BusCLK(h)領(lǐng)先主機(jī)端時(shí)鐘信號(hào)HostCLK 二分之一周期，致使根據(jù)總線時(shí)鐘信號(hào)BusCLK(d)所輸出的數(shù)據(jù)Data [N: O]得以正確基于主機(jī)端時(shí)鐘信號(hào)HostCLK讀取。
[0048]圖2A和圖2B中分別將總線時(shí)鐘信號(hào)BusCLK (h)領(lǐng)先主機(jī)端時(shí)鐘信號(hào)HostCLK四分之一和二分之一周期僅為示例性說(shuō)明，本發(fā)明并不限于此。本發(fā)明的總線時(shí)鐘信號(hào)發(fā)生器104從主機(jī)端時(shí)鐘信號(hào)HostCLK及根據(jù)主機(jī)端時(shí)鐘信號(hào)HostCLK所產(chǎn)生的復(fù)數(shù)個(gè)相位移時(shí)鐘信號(hào)中擇一輸出作總線時(shí)鐘信號(hào)BusCLK(h)，其中所述復(fù)數(shù)個(gè)相位移時(shí)鐘信號(hào)包括領(lǐng)先該主機(jī)端時(shí)鐘信號(hào)HostCLK 1/N周期的第一相位移時(shí)鐘信號(hào)、領(lǐng)先該主機(jī)端時(shí)鐘信號(hào)HostCLK 2/N周期的第二相位移時(shí)鐘信號(hào)、領(lǐng)先該主機(jī)端時(shí)鐘信號(hào)HostCLK 3/N周期的第三相位移時(shí)鐘信號(hào)，以此類推，直至領(lǐng)先該主機(jī)端時(shí)鐘信號(hào)HostCLK(N-l)/N周期的第(N-1)相位時(shí)鐘信號(hào)，其中N= 2η，η為自然數(shù)。
[0049]以下還披露多種生成主機(jī)端時(shí)鐘信號(hào)HostCLK以及總線時(shí)鐘信號(hào)BusCLK (h)的技術(shù)。以下均以N = 4為例說(shuō)明，但本發(fā)明并不限于此。
[0050]圖3A圖解一種生成主機(jī)端時(shí)鐘信號(hào)HostCLK以及總線時(shí)鐘信號(hào)BusCLK(h)的技術(shù)。圖3B圖解圖3A信號(hào)的波形圖。
[0051]參考圖3A，其中以一 D型正反器DFF_1以接收端CP接收一源頭時(shí)鐘信號(hào)SourceCLK，并將該源頭時(shí)鐘信號(hào)SourceCLK除頻形成該主機(jī)端時(shí)鐘信號(hào)HostCLK(又編號(hào)Early_CLK(0))以輸出端Q輸出。圖3A還以D型正反器DFF_2、反相器Invl與Inv2、以及多工器302實(shí)現(xiàn)上述總線時(shí)鐘信號(hào)發(fā)生器104。反相器Invl接收該主機(jī)端時(shí)鐘信號(hào)HostCLK。D型正反器DFF_2基于該主機(jī)端時(shí)鐘信號(hào)HostCLK除頻該源頭時(shí)鐘信號(hào)SourceCLK的反相信號(hào)(以接收端CP接收)。反相器Inv2接收該D型正反器DFF_2的輸出。以上連結(jié)架構(gòu)使得反相器Inv2的輸出是一相位移時(shí)鐘信號(hào)Early_CLK(l)，領(lǐng)先該主機(jī)端時(shí)鐘信號(hào)HostCLK四分之一周期(圖中標(biāo)號(hào)T為周期)。反相器Invl的輸出是一相位移時(shí)鐘信號(hào)Early_CLK(2)，領(lǐng)先該主機(jī)端時(shí)鐘信號(hào)HostCLK 二分之一周期。D型正反器DFF_2的輸出(輸出端Q)是一相位移時(shí)鐘信號(hào)Early_CLK(3)，領(lǐng)先該主機(jī)端時(shí)鐘信號(hào)HostCLK四分之三周期。該多工器302是接收該主機(jī)端時(shí)鐘信號(hào)HostCLK(或編號(hào)Early_CLK(0))、以及上述相位移時(shí)鐘信號(hào)Early_CLK(l)、Early_CLK(2)、Early_CLK(3)，以擇一輸出作該總線時(shí)鐘信號(hào)BusCLK(h)。多工器302可根據(jù)上述相位移控制信號(hào)Sel作輸出選擇。
[0052]參閱圖3B，相較于源頭時(shí)鐘信號(hào)SourceCLK，主機(jī)端時(shí)鐘信號(hào)HostCLK(或編號(hào)Early_CLK(0)的波形)頻率減半，且其相位移時(shí)鐘信號(hào)Early_CLK⑴、Early_CLK⑵、Early_CLK(3)逐個(gè)提供四分之一 T相位領(lǐng)先。
[0053]圖4圖解另一種生成主機(jī)端時(shí)鐘信號(hào)HostCLK以及總線時(shí)鐘信號(hào)BusCLK(h)的技術(shù)，其中包括一多工器402以及一鎖相回路PLL。鎖相回路PLL除了產(chǎn)生該主機(jī)端時(shí)鐘信號(hào)HostCLK (又編號(hào)Early_CLK (O))，還產(chǎn)生相位移時(shí)鐘信號(hào)Early_CLK (I)、Early_CLK⑵、Early_CLK(3)。相位移時(shí)鐘信號(hào)Early_CLK(l)領(lǐng)先該主機(jī)端時(shí)鐘信號(hào)HostCLK四分之一周期。相位移時(shí)鐘信號(hào)Early_CLK(2)領(lǐng)先該主機(jī)端時(shí)鐘信號(hào)HostCLK 二分之一周期。相位移時(shí)鐘信號(hào)Early_CLK(3)領(lǐng)先該主機(jī)端時(shí)鐘信號(hào)HostCLK四分之三周期。該多工器402是接收該主機(jī)端時(shí)鐘信號(hào)HostCLK (又編號(hào)Early_CLK(0))、以及上述第一至第三相位移時(shí)鐘信號(hào)Early_CLK(l)、Early_CLK(2)、Early_CLK(3)，以擇一輸出作該總線時(shí)鐘信號(hào)BusCLK(h)。多工器402可根據(jù)上述相位移控制信號(hào)Sel作輸出選擇。
[0054]圖5圖解另一種生成總線時(shí)鐘信號(hào)BusCLK(h)的技術(shù)，其中運(yùn)用延遲鏈(delaychain)。圖5以延遲鏈Delay_Chain與多工器Muxl與Mux2實(shí)現(xiàn)上述總線時(shí)鐘信號(hào)發(fā)生器104。多工器Muxl接收該主機(jī)端時(shí)鐘信號(hào)HostCLK以及該主機(jī)端時(shí)鐘信號(hào)HostCLK的反相信號(hào)，以擇一輸出。延遲鏈Delay_Chain接收該多工器Muxl的輸出。多工器Mux2接收該延遲鏈Delay_Chain的輸出以及該多工器Muxl的輸出，以擇一輸出作該總線時(shí)鐘信號(hào)BusCLK(h)。此實(shí)施例以信號(hào)Sell與Sel2組成上述相位移控制信號(hào)Sel。多工器Muxl與Mux2分別可根據(jù)上述相位移控制信號(hào)Sell與Sel2作輸出選擇。
[0055]相較于圖5的小尺寸延遲鏈Delay_Chain，單純采用延遲鏈但無(wú)使用多工器Muxl、Mux2的電路也屬于本案欲保護(hù)范圍。延遲鏈用于供應(yīng)該主機(jī)端時(shí)鐘信號(hào)HostCLK —延遲量以產(chǎn)生該總線時(shí)鐘信號(hào)BusCLK(h)。
[0056]圖6圖解根據(jù)本發(fā)明一種實(shí)施方式所實(shí)現(xiàn)的一電子系統(tǒng)600,包括以上主機(jī)端外圍接口電路100以及一相位移控制信號(hào)設(shè)定模塊602。在一實(shí)施例中，該電子系統(tǒng)600可為一主板，該主機(jī)102可為一芯片組。在其它實(shí)施例中，電子系統(tǒng)600為一片上系統(tǒng)(SystemOn Chip，S0C)。該相位移控制信號(hào)設(shè)定模塊602是產(chǎn)生上述相位移控制信號(hào)Sel供主機(jī)端外圍接口電路100的總線時(shí)鐘信號(hào)發(fā)生器104調(diào)整總線時(shí)鐘信號(hào)BusCLK(h)。為了圖面簡(jiǎn)潔，圖6略去主機(jī)102與外圍設(shè)備110的連結(jié)狀況(已詳述于圖1)。相位移控制信號(hào)設(shè)定模塊602可包括運(yùn)算單元以及B1S存儲(chǔ)器，由該運(yùn)算單元執(zhí)行儲(chǔ)存于B1S存儲(chǔ)器的固件程序代碼來(lái)實(shí)現(xiàn)。另一種設(shè)定相位移控制信號(hào)Sel的方式，是采用束帶管腳(strappingpins)技術(shù),在主機(jī)端未給電時(shí)，由束帶管腳設(shè)定該相位移控制信號(hào)Sel。
[0057]相位移控制信號(hào)設(shè)定模塊602依據(jù)對(duì)主機(jī)端時(shí)鐘信號(hào)HostCLK與總線時(shí)鐘信號(hào)BusCLK(h)作一時(shí)鐘樹(shù)合成(Clock Tree Synthesis, CTS)的結(jié)果產(chǎn)生該相位移控制信號(hào)。具體而言，在時(shí)鐘樹(shù)合成(CTS)時(shí)，是直接以主機(jī)端時(shí)鐘信號(hào)HostCLK作為總線時(shí)鐘信號(hào)BusCLK(h)供外圍設(shè)備110輸出數(shù)據(jù)，而后統(tǒng)計(jì)在主機(jī)端時(shí)鐘信號(hào)HostCLK觸發(fā)后多長(zhǎng)時(shí)間內(nèi)接收到數(shù)據(jù)Data[N:0]，用該時(shí)間決定將總線時(shí)鐘信號(hào)BusCLK(h)調(diào)整為領(lǐng)先于主機(jī)端時(shí)鐘信號(hào)HostCLK多少相位，才能保證主機(jī)102能在主機(jī)端時(shí)鐘信號(hào)HostCLK觸發(fā)后的一個(gè)周期內(nèi)接收到數(shù)據(jù)Data[N:0]，以此結(jié)果決定相位移控制信號(hào)Sel。在一實(shí)施例中，相位移控制信號(hào)Sel可存儲(chǔ)于軟件(例如B1S)的寄存器(register)中。在主機(jī)端未給電時(shí)且需要從外圍設(shè)備110讀入數(shù)據(jù)開(kāi)機(jī)的實(shí)施例中，相位移控制信號(hào)Sel可由復(fù)數(shù)個(gè)束帶管腳設(shè)定。
[0058]以上技術(shù)可應(yīng)用于多種外圍設(shè)備接口，包括低管腳數(shù)(Low Pin Count, LPC)接口、串行外設(shè)接口(SPI)、快閃存儲(chǔ)(如SM、SD卡)通訊接口等。
[0059]雖然本發(fā)明已以較佳實(shí)施例揭露如上，但其并非用以限定本發(fā)明，任何熟悉此項(xiàng)技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視申請(qǐng)專利范圍所界定的為準(zhǔn)。
【權(quán)利要求】
1.一種與外圍設(shè)備同步的電子系統(tǒng)，其特征在于，包括: 一主機(jī)，所述主機(jī)包括: 一總線時(shí)鐘信號(hào)發(fā)生器，基于一主機(jī)端時(shí)鐘信號(hào)輸出一總線時(shí)鐘信號(hào)交由一總線供應(yīng)一外圍設(shè)備作該外圍設(shè)備輸出數(shù)據(jù)的依據(jù)；以及 一數(shù)據(jù)寄存器，接收基于該主機(jī)端時(shí)鐘信號(hào)所讀取的來(lái)自于該外圍設(shè)備的該數(shù)據(jù)； 其中，該總線時(shí)鐘信號(hào)發(fā)生器依據(jù)該主機(jī)端時(shí)鐘信號(hào)與基于該主機(jī)端時(shí)鐘信號(hào)所讀取的來(lái)自于該外圍設(shè)備的該數(shù)據(jù)的不同步相位調(diào)整該總線時(shí)鐘信號(hào)； 所述電子系統(tǒng)還包括: 一相位移控制信號(hào)設(shè)定模塊，產(chǎn)生一相位移控制信號(hào)供所述總線時(shí)鐘信號(hào)發(fā)生器調(diào)整所述總線時(shí)鐘信號(hào)。
2.根據(jù)權(quán)利要求1所述的與外圍設(shè)備同步的電子系統(tǒng)，其特征在于，其中該總線時(shí)鐘信號(hào)發(fā)生器調(diào)整該總線時(shí)鐘信號(hào)，使得該數(shù)據(jù)寄存器于該主機(jī)端時(shí)鐘信號(hào)的一個(gè)周期內(nèi)接收到基于該主機(jī)端時(shí)鐘信號(hào)所讀取的來(lái)自于該外圍設(shè)備的該數(shù)據(jù)。
3.根據(jù)權(quán)利要求1所述的與外圍設(shè)備同步的電子系統(tǒng)，其特征在于，其中該總線時(shí)鐘信號(hào)發(fā)生器是使該總線時(shí)鐘信號(hào)領(lǐng)先該主機(jī)端時(shí)鐘信號(hào)。
4.根據(jù)權(quán)利要求1所述的與外圍設(shè)備同步的電子系統(tǒng)，其特征在于，其中所述不同步相位由該總線時(shí)鐘信號(hào)從該總線時(shí)鐘信號(hào)發(fā)生器經(jīng)由該總線傳遞至該外圍設(shè)備的延遲決定。
5.根據(jù)權(quán)利要求1所述的與外圍設(shè)備同步的電子系統(tǒng)，其特征在于，其中所述不同步相位由該外圍設(shè)備從接收到該總線時(shí)鐘信號(hào)至輸出該數(shù)據(jù)的延遲，以及該數(shù)據(jù)經(jīng)由總線傳遞至該數(shù)據(jù)寄存器的延遲決定。
6.根據(jù)權(quán)利要求1所述的與外圍設(shè)備同步的電子系統(tǒng)，其特征在于，其中該總線時(shí)鐘信號(hào)發(fā)生器從該主機(jī)端時(shí)鐘信號(hào)及根據(jù)該主機(jī)端時(shí)鐘信號(hào)所產(chǎn)生的復(fù)數(shù)個(gè)相位移時(shí)鐘信號(hào)中擇一輸出作該總線時(shí)鐘信號(hào)，其中所述復(fù)數(shù)個(gè)相位移時(shí)鐘信號(hào)是領(lǐng)先該主機(jī)端時(shí)鐘信號(hào)k/N周期，k為變量，數(shù)值為I至(N-1)。
7.根據(jù)權(quán)利要求6所述的與外圍設(shè)備同步的電子系統(tǒng)，其特征在于，其中N=2η，η為自然數(shù)。
8.根據(jù)權(quán)利要求1所述的與外圍設(shè)備同步的電子系統(tǒng)，其特征在于，其中該相位移控制信號(hào)設(shè)定模塊依據(jù)對(duì)該主機(jī)端時(shí)鐘信號(hào)作一時(shí)鐘樹(shù)合成(Clock Tree Synthesis, CTS)的結(jié)果產(chǎn)生該相位移控制信號(hào)。
9.根據(jù)權(quán)利要求1所述的與外圍設(shè)備同步的電子系統(tǒng)，其特征在于，其中該相位移控制信號(hào)存儲(chǔ)于軟件的寄存器中。
10.根據(jù)權(quán)利要求1所述的與外圍設(shè)備同步的電子系統(tǒng)，其特征在于，其中該相位移控制信號(hào)由復(fù)數(shù)束帶管腳設(shè)定。
【文檔編號(hào)】G06F13/42GK104391817SQ201410747619
【公開(kāi)日】2015年3月4日 申請(qǐng)日期:2014年12月3日 優(yōu)先權(quán)日:2014年12月3日
【發(fā)明者】惠志強(qiáng), 鐘凌燕, 董云星 申請(qǐng)人:上海兆芯集成電路有限公司