數(shù)據(jù)總線寬度不相等的雙口ram讀寫與仲裁控制器的制造方法
【專利摘要】一種數(shù)據(jù)總線寬度不相等的雙口RAM讀寫與仲裁控制器，包括雙口RAM、A讀寫端口控制模塊、A讀寫端口低n位與B讀寫端口仲裁模塊和A讀寫端口高n位與B讀寫端口仲裁模塊；應(yīng)用FPGA設(shè)計(jì)該控制器硬連接電路，分為n位A讀寫端口和2n位B讀寫端口；A讀寫端口控制模塊分時(shí)兩次完成2n位數(shù)據(jù)的訪問(wèn)，提高A讀寫端口的讀寫速度，減小了電路規(guī)模；A讀寫端口低n位與B讀寫端口讀寫仲裁模塊和A讀寫端口高n位與B讀寫端口讀寫仲裁模塊設(shè)置A讀寫端口為高優(yōu)先級(jí)，兩個(gè)讀寫端口地址值相等時(shí)，A讀寫端口低n位正在執(zhí)行讀或?qū)懖僮鳎l(fā)送忙信號(hào)BusyB_1，A讀寫端口執(zhí)行高n位的讀或?qū)懖僮鳎l(fā)送忙信號(hào)BusyB_2，提高了仲裁性能。
【專利說(shuō)明】數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器，尤其涉及一 種基于FPGA并行處理的特點(diǎn)，應(yīng)用FPGA設(shè)計(jì)硬連接電路組成的數(shù)據(jù)總線寬度不相等的雙 口 RAM讀寫與仲裁控制器。

【背景技術(shù)】
[0002] 雙口 RAM是一個(gè)具有仲裁功能的兩個(gè)讀寫端口的存儲(chǔ)器，兩個(gè)端口具有完全獨(dú)立 的數(shù)據(jù)總線、地址總線和讀寫控制線，并允許兩個(gè)端口同時(shí)對(duì)雙口 RAM進(jìn)行隨機(jī)性的訪問(wèn)， 其特點(diǎn)是對(duì)數(shù)據(jù)的存儲(chǔ)共享和兩個(gè)端口同時(shí)對(duì)同一地址存儲(chǔ)單元的讀寫訪問(wèn)的仲裁；目前 雙口 RAM芯片的數(shù)據(jù)總線寬度通常為16或8位，兩個(gè)端口的數(shù)據(jù)和地址的寬度都相等；對(duì) 于數(shù)據(jù)總線寬度相差2倍的兩個(gè)微處理器應(yīng)用系統(tǒng)通過(guò)雙口 RAM實(shí)現(xiàn)數(shù)據(jù)交換，需要選用 2片雙口 RAM芯片，仲裁是針對(duì)數(shù)據(jù)寬度相等的雙口 RAM的讀寫訪問(wèn)仲裁，數(shù)據(jù)總線寬度窄 的微處理器應(yīng)用系統(tǒng)與雙口 RAM芯片的一個(gè)讀寫端口連接需要增加相應(yīng)的數(shù)據(jù)接口電路， 其技術(shù)方案通常是增加4個(gè)鎖存器，寫入雙口 RAM的數(shù)據(jù)時(shí)，首先分時(shí)寫入低位數(shù)據(jù)和高位 數(shù)據(jù)到2個(gè)寫入鎖存器予以鎖存組成2倍寬度的數(shù)據(jù)，然后再將2個(gè)寫入鎖存器的數(shù)據(jù)寫 入雙口 RAM，讀出雙口 RAM的數(shù)據(jù)時(shí)，首先分時(shí)讀入低位數(shù)據(jù)和高位數(shù)據(jù)到2個(gè)讀入鎖存器 予以鎖存，然后再按照低位數(shù)據(jù)和高位數(shù)據(jù)分時(shí)讀入微處理器，這樣訪問(wèn)一次雙口 RAM需 要進(jìn)行三次或四次分時(shí)操作；另一方面，雙口 RAM芯片的容量是固定的，而在實(shí)際應(yīng)用中會(huì) 出現(xiàn)存儲(chǔ)容量資源浪費(fèi)的情況；應(yīng)用FPGA雙口 RAM的IP核，可以選用具有仲裁功能或無(wú)有 仲裁功能的雙口 RAM的IP核，其數(shù)據(jù)寬度和存儲(chǔ)容量可以根據(jù)需要重構(gòu)確定，但兩個(gè)端口 的數(shù)據(jù)和地址的寬度也是相等的，對(duì)于數(shù)據(jù)總線寬度相差2倍的兩個(gè)微處理器應(yīng)用系統(tǒng)通 過(guò)雙口 RAM實(shí)現(xiàn)數(shù)據(jù)交換，能夠解決存儲(chǔ)容量資源浪費(fèi)的問(wèn)題，但同樣也會(huì)出現(xiàn)上述訪問(wèn) 雙口 RAM需要進(jìn)行三次或四次分時(shí)操作，數(shù)據(jù)總線寬度窄的微處理器與雙口 RAM芯片的一 個(gè)讀寫端口連接也需要增加相應(yīng)的數(shù)據(jù)接口電路的問(wèn)題。


【發(fā)明內(nèi)容】

[0003] 本發(fā)明的目的在于應(yīng)用FPGA設(shè)計(jì)硬連接電路，提供一種能夠?qū)崿F(xiàn)并行處理的"數(shù) 據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器";該控制器能夠?qū)崿F(xiàn)數(shù)據(jù)總線寬度不相等 的雙口 RAM的兩個(gè)讀寫端口同時(shí)對(duì)不同存儲(chǔ)單元的隨機(jī)讀寫訪問(wèn)，同時(shí)對(duì)同一存儲(chǔ)單元的 讀操作；該控制器根據(jù)A讀寫端口連接的n位系統(tǒng)的地址總線的最低位ABA[0]的狀態(tài)確定 是對(duì)低n位雙口 RAM還是高n位雙口 RAM進(jìn)行讀或?qū)懖僮?，達(dá)到分時(shí)兩次就完成讀或?qū)懙蚽 位和高n位存儲(chǔ)單元的目的，B讀寫端口一次完成2n位存儲(chǔ)單元的讀寫操作；以解決上述 已有技術(shù)存在的問(wèn)題：即：訪問(wèn)數(shù)據(jù)總線寬度不相等的雙口 RAM需要進(jìn)行三次或四次分時(shí) 操作，數(shù)據(jù)總線寬度窄的微處理器與雙口 RAM芯片的一個(gè)讀寫端口連接也需要增加相應(yīng)的 數(shù)據(jù)接口電路的問(wèn)題。
[0004] 解決上述技術(shù)問(wèn)題的技術(shù)方案是：一種數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與 仲裁控制器，包括雙口 RAM、A讀寫端口控制模塊、A讀寫端口低n位與B讀寫端口仲裁模塊 和A讀寫端口高n位與B讀寫端口仲裁模塊； 所述數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器具有n位A讀寫端口和2n位 B讀寫端口，n位A讀寫端口以下稱為A讀寫端口，2n位B讀寫端口稱為B讀寫端口；A讀寫 端口與n位系統(tǒng)的總線連接，B讀寫端口與2n位系統(tǒng)的總線連接； 所述雙口 RAM分別與A讀寫端口控制模塊、A讀寫端口低n位與B讀寫端口仲裁模塊 和A讀寫端口高n位與B讀寫端口仲裁模塊連接； 所述A讀寫端口控制模塊還和A讀寫端口低n位與B讀寫端口仲裁模塊和A讀寫端口 高n位與B讀寫端口仲裁模塊連接； 所述A讀寫端口低n位與B讀寫端口仲裁模塊還和A讀寫端口高n位與B讀寫端口仲 裁模塊連接； 所述雙口 RAM包括低n位雙口 RAM和高n位雙口 RAM，雙口 RAM具有A端口和B端口； A讀寫端口分時(shí)兩次完成所述雙口 RAM的A端口的1個(gè)存儲(chǔ)單元的2n位數(shù)據(jù)的讀或?qū)?，?低n位數(shù)據(jù)的讀或?qū)?，后高n位數(shù)據(jù)的讀或?qū)?；B讀寫端口一次完成所述雙口 RAM的B端口 的1個(gè)存儲(chǔ)單元的2n位數(shù)據(jù)的讀或?qū)懀?所述低n位雙口 RAM的A端口寫信號(hào)WRA_1輸入端和A讀寫端口低n位與B讀寫端口 仲裁模塊連接；A端口讀信號(hào)RDA_1輸入端和A讀寫端口低n位與B讀寫端口仲裁模塊連 接；低n位雙口 RAM的片選使能信號(hào)CAl輸入端與A讀寫端口控制模塊連接；低n位DBA數(shù) 據(jù)端與A讀寫端口控制模塊連接；ABA[m: 1]地址輸入端與n位系統(tǒng)地址總線ABA[m:0]的 第m根到第1根地址線連接； 所述高n位雙口 RAM的A端口寫信號(hào)WRA_1輸入端和A讀寫端口低n位與B讀寫端口 仲裁模塊連接；A端口讀信號(hào)RDA_1輸入端和A讀寫端口低n位與B讀寫端口仲裁模塊連 接；高n位雙口 RAM的片選使能信號(hào)CA2輸入端與A讀寫端口控制模塊連接；高n位DBA數(shù) 據(jù)端與A讀寫端口控制模塊連接；ABA[m: 1]地址輸入端與n位系統(tǒng)地址總線ABA[m:0]的 第m根到第1根地址線連接； 所述低n位雙口 RAM的B端口寫信號(hào)WRB_1輸入端和A讀寫端口高n位與B讀寫端 口仲裁模塊連接；B端口讀信號(hào)RDB_1輸入端和A讀寫端口高n位與B讀寫端口仲裁模塊 連接；低n位雙口 RAM的片選使能信號(hào)CB輸入端與2n位系統(tǒng)總線片選使能信號(hào)CB線連 接；低n位DBB [n-1:0]數(shù)據(jù)端與2n位系統(tǒng)數(shù)據(jù)總線DBB [2n-l: 0]的第n-1根到第O根的 DBB [n-l:0]數(shù)據(jù)線連接；ABB[m-l :0]地址輸入端與2n位系統(tǒng)地址總線ABB [m-l:0]連接； 所述高n位雙口 RAM的B端口寫信號(hào)WRB_1輸入端和A讀寫端口高n位與B讀寫端口 仲裁模塊連接；B端口讀信號(hào)RDB_1輸入端和A讀寫端口高n位與B讀寫端口仲裁模塊連 接；高n位雙口 RAM的片選使能信號(hào)CB輸入端與2n位系統(tǒng)總線片選使能信號(hào)CB線連接； 高n位DBB[2n-l:n]數(shù)據(jù)端與2n位系統(tǒng)數(shù)據(jù)總線DBB[2n-l:0]的第2n-l根到第n根的 DBB[2n-l:n]數(shù)據(jù)線連接；ABB[m-l:0]地址輸入端與2n位系統(tǒng)地址總線ABB[m-l:0]連接； 所述A讀寫端口控制模塊根據(jù)n位系統(tǒng)地址總線的最低位ABA [0]地址線的狀態(tài)確定 是對(duì)低n位雙口 RAM的A端口還是高n位雙口 RAM的A端口進(jìn)行讀或?qū)懖僮骺刂疲?所述A讀寫端口低n位與B讀寫端口仲裁模塊根據(jù)n位系統(tǒng)地址總線ABA[m: 1]的地 址值和2n位系統(tǒng)地址總線ABB [m-1:0]的地址值是否相等，如果相等，繼續(xù)進(jìn)行已在執(zhí)行的 讀寫操作，封鎖待執(zhí)行的讀寫操作，并發(fā)送忙信號(hào)；如果相等且A讀寫端口低n位與B讀寫 端口的讀或?qū)懶盘?hào)同時(shí)發(fā)生或A讀寫端口低n位正在執(zhí)行讀或?qū)懖僮?，則A讀寫端口低n 位執(zhí)行讀寫操作，封鎖B讀寫端口的讀寫操作，并發(fā)送B讀寫端口忙信號(hào)BusyB_ll ;如果相 等且B讀寫端口正在執(zhí)行讀或?qū)懖僮?，則B讀寫端口低n位執(zhí)行讀寫操作，封鎖A讀寫端口 的讀寫操作，并發(fā)送A讀寫端口忙信號(hào)BusyA ; 所述A讀寫端口高n位與B讀寫端口仲裁模塊在n位系統(tǒng)地址總線ABA[m: 1]的地址 值和2n位系統(tǒng)地址總線ABB [m-1:0]的地址值相等時(shí)，A讀寫端口高n位讀或?qū)懶盘?hào)有效 時(shí)，執(zhí)行A讀寫端口高n位的讀寫操作，封鎖B讀寫端口的讀寫操作，發(fā)送B讀寫端口忙信 號(hào)BusyB_l和B讀寫端口忙信號(hào)BusyB_2 ; 所述A讀寫端口低n位與B讀寫端口仲裁模塊和A讀寫端口高n位與B讀寫端口仲裁 模塊對(duì)A讀寫端口和B讀寫端口對(duì)同一存儲(chǔ)單元的讀操作不進(jìn)行仲裁； 上述m、n的取值范圍是：n為8、16、32或64，m為2的任意整數(shù)的冪次方。
[0005] 其進(jìn)一步技術(shù)方案是：所述A讀寫端口控制模塊包括非門I、或門I、或門II、或 門III、n位雙向三態(tài)門組I、或門IV、或門V、或門VI、n位雙向三態(tài)門組II ;非門I的輸入 端與n位系統(tǒng)地址總線的最低位ABA[0]地址線連接，輸出端和或門I的輸入端連接； 或門I的另一個(gè)輸入端與n位系統(tǒng)總線的A讀寫端口片選使能信號(hào)CA線連接，輸出端 分別和或門II的一個(gè)輸入端、或門III的一個(gè)輸入端、高n位雙口 RAM的片選使能信號(hào)CA2輸 入端連接； 或門II的另一個(gè)輸入端與n位系統(tǒng)總線的A讀寫端口寫信號(hào)WRA線連接，輸出端分別 與n位雙向三態(tài)門組I的一個(gè)輸入端、A讀寫端口高n位與B讀寫端口仲裁模塊的A端口 高n位寫信號(hào)WRA_21輸入端連接； 或門III的另一個(gè)輸入端與n位系統(tǒng)總線的A讀寫端口讀信號(hào)RDA線連接，輸出端分別 與n位雙向三態(tài)門組I的另一個(gè)輸入端、A讀寫端口高n位與B讀寫端口仲裁模塊的A端 口高n位讀信號(hào)RDA_21輸入端連接； n位雙向三態(tài)門組I的第三個(gè)輸入端與n位系統(tǒng)數(shù)據(jù)總線DBA[n-l:0]連接，輸出端與 高n位雙口 RAM的高n位DBA數(shù)據(jù)端連接； 或門IV的兩個(gè)輸入端分別與n位系統(tǒng)地址總線的最低位ABA[0]地址線、A讀寫端口片 選使能信號(hào)CA線連接，輸出端分別和或門V的一個(gè)輸入端、或門VI的一個(gè)輸入端、低n位雙 口 RAM的片選使能信號(hào)CAl輸入端連接； 或門V的另一個(gè)輸入端與n位系統(tǒng)總線的A讀寫端口寫信號(hào)WRA線連接，輸出端分別 與n位雙向三態(tài)門組II的一個(gè)輸入端、A讀寫端口低n位與B讀寫端口仲裁模塊的A端口 低n位寫信號(hào)WRA_11輸入端連接； 或門VI的另一個(gè)輸入端與n位系統(tǒng)總線的A讀寫端口讀信號(hào)RDA線連接，輸出端分別 與n位雙向三態(tài)門組II的另一個(gè)輸入端、A讀寫端口低n位與B讀寫端口仲裁模塊的A端 口低n位讀信號(hào)RDA_11輸入端連接； n位雙向三態(tài)門組II的第三個(gè)輸入端與n位系統(tǒng)數(shù)據(jù)總線DBA[n-l: 0]連接，輸出端與 低n位雙口 RAM的低n位DBA數(shù)據(jù)端連接； 上述n的取值范圍是：n為8、16、32或64。
[0006] 其更進(jìn)一步技術(shù)方案是：所述A讀寫端口低n位與B讀寫端口仲裁模塊包括或門 vn、地址比較器、與門I、判優(yōu)與仲裁電路I、判優(yōu)與仲裁電路II、或門ViL或門ix、與門n、 與門in、或門X、或門XI、與非門I、或門xn、非門II、或門XIIi;或門w的兩個(gè)輸入端分別與 n位系統(tǒng)總線的A讀寫端口片選使能信號(hào)CA線、B讀寫端口片選使能信號(hào)CB線連接，輸出 端與地址比較器的一個(gè)輸入端連接； 地址比較器的另兩個(gè)輸入端分別與n位系統(tǒng)地址總線ABA[m: 1]、2n位系統(tǒng)地址總線 ABB[m-l:0]連接；地址值相等AE輸出端分別與判優(yōu)與仲裁電路I的設(shè)置與控制信號(hào)SCl 輸入端、或門W的一個(gè)輸入端、或門IX的一輸入端、判優(yōu)與仲裁電路II的設(shè)置與控制信號(hào) SC2輸入端連接； 與門I的兩個(gè)輸入端分別與2n位系統(tǒng)總線的B讀寫端口讀信號(hào)RDB線和B讀寫端口 寫信號(hào)WRB線連接，輸出端與判優(yōu)與仲裁電路I的低優(yōu)先權(quán)位信息Ll輸入端連接； 所述判優(yōu)與仲裁電路I包括非門IV、與非門IV、非門V、或非門I、或非門II、或門 XVIL非門VI、非門W ;所述判優(yōu)與仲裁電路I的高優(yōu)先權(quán)位信息Hl輸入端與A讀寫端口 控制模塊的或門V的A端口低n位寫信號(hào)WRA_11輸出端連接，Ql輸出端和或門VDI的一個(gè) 輸入端連接，iT輸出端分別和與門II的一個(gè)輸入端、或門XI的一個(gè)輸入端連接； 非門IV的輸入端與判優(yōu)與仲裁電路I的設(shè)置與控制信號(hào)SCl輸入端連接，輸出端和與 非門IV的一個(gè)輸入端連接； 與非門IV另兩個(gè)輸入端分別與判優(yōu)與仲裁電路I的高優(yōu)先權(quán)位信息Hl輸入端、低優(yōu) 先權(quán)位信息Ll輸入端連接，輸出端和非門V輸入端連接； 非門V的輸出端和或門XW的一個(gè)輸入端連接； 或非門I的三個(gè)輸入端分別與判優(yōu)與仲裁電路I的高優(yōu)先權(quán)位信息Hl輸入端、設(shè)置 與控制信號(hào)SCl輸入端和或非門II的輸出端連接，輸出端和或門XW的另一個(gè)輸入端連 接； 或非門II的三個(gè)輸入端分別與判優(yōu)與仲裁電路I的設(shè)置與控制信號(hào)SCl輸入端、低優(yōu) 先權(quán)位信息Ll輸入端和或門XW的輸出端連接，輸出端還和非門W的輸入端連接； 或門XW的第三個(gè)輸入端與判優(yōu)與仲裁電路I的設(shè)置與控制信號(hào)SCl輸入端連接，輸 出端還和非門VI的輸入端連接； 非門VI的輸出端與判優(yōu)與仲裁電路I的Ql輸出端連接； 非門W的輸出端與判優(yōu)與仲裁電路I的占輸出端連接； 所述判優(yōu)與仲裁電路II與判優(yōu)與仲裁電路I的電路結(jié)構(gòu)相同，包括非門VIL與非門V、 非門IX、或非門III、或非門IV、或門XIX、非門X、非門XI ;所述判優(yōu)與仲裁電路II的高優(yōu)先 權(quán)位信息H2輸入端與A讀寫端口控制模塊的或門VI的A端口低n位讀信號(hào)RDA_11輸出端 連接，低優(yōu)先權(quán)位信息L2輸入端與2n位系統(tǒng)總線的B讀寫端口寫信號(hào)WRB線連接；Q2輸 出端和或門IX的另一個(gè)輸入端連接，運(yùn)輸出端和與門II的一個(gè)輸入端連接； 非門W的輸入端與判優(yōu)與仲裁電路II的設(shè)置與控制信號(hào)SC2輸入端連接，輸出端和與 非門V的一個(gè)輸入端連接； 與非門V另兩個(gè)輸入端分別與判優(yōu)與仲裁電路II的高優(yōu)先權(quán)位信息H2輸入端、低優(yōu) 先權(quán)位信息L2輸入端連接，輸出端和非門IX輸入端連接； 非門IX的輸出端和或門XIX的一個(gè)輸入端連接； 或非門III的三個(gè)輸入端分別與判優(yōu)與仲裁電路II的高優(yōu)先權(quán)位信息H2輸入端、設(shè)置 與控制信號(hào)SC2輸入端和或非門IV的輸出端連接，輸出端和或門XIX的另一個(gè)輸入端連 接； 或非門IV的三個(gè)輸入端分別與判優(yōu)與仲裁電路II的設(shè)置與控制信號(hào)SC2輸入端、低優(yōu) 先權(quán)位信息L2輸入端和或門XIX的輸出端連接，輸出端還和非門XI的輸入端連接； 或門XIX的第三個(gè)輸入端與判優(yōu)與仲裁電路II的設(shè)置與控制信號(hào)SC2輸入端連接，輸 出端還和非門X的輸入端連接； 非門X的輸出端與判優(yōu)與仲裁電路II的Q2輸出端連接； 非門XI的輸出端與判優(yōu)與仲裁電路II的運(yùn)輸出端連接； 或門VDI的第三個(gè)輸入端與A讀寫端口控制模塊的或門VI的A端口低n位寫信號(hào)WRA_11 輸出端連接，輸出端分別和與門III的一個(gè)輸入端、A讀寫端口高n位與B讀寫端口仲裁模塊 的封鎖B端口讀寫信號(hào)BlockB WR_1輸入端連接； 或門IX的第三個(gè)輸入端與A讀寫端口控制模塊的或門VI的A端口低n位讀信號(hào)RDA_11 輸出端連接，輸出端和與門III的另一個(gè)輸入端、A讀寫端口高n位與B讀寫端口仲裁模塊的 封鎖B端口寫信號(hào)BlockB W_1輸入端連接； 與門II的輸出端分別和或門X的一個(gè)輸入端、n位系統(tǒng)總線的A讀寫端口忙信號(hào)BusyA 線連接； 與門III的輸出端與A讀寫端口高n位與B讀寫端口仲裁模塊的B讀寫端口忙信號(hào) BusyB_ll輸入端連接； 或門X的另一個(gè)輸入端與2n位系統(tǒng)總線的B讀寫端口寫信號(hào)WRB線連接，輸出端分別 和與非門I的一個(gè)輸入端、非門II的輸入端連接； 或門XI的另一個(gè)輸入端與2n位系統(tǒng)總線的B讀寫端口讀信號(hào)RDB線連接，輸出端和與 非門I的另一個(gè)輸入端連接； 與非門I的輸出端和或門XD的一個(gè)輸入端連接； 或門XD的另一輸入端與n位系統(tǒng)總線的A讀寫端口讀信號(hào)RDA線連接，輸出端與低n 位雙口 RAM的A端口讀信號(hào)RDA_1輸入端連接； 非門II的輸出端和或門XIII的一個(gè)輸入端連接； 或門XIII的另一個(gè)輸入端與n位系統(tǒng)總線的A讀寫端口寫信號(hào)WRA線連接，輸出端與 低n位雙口 RAM的A端口寫信號(hào)WRA_1輸入端連接； 上述m、n的取值范圍是：n為8、16、32或64, m為2的任意整數(shù)的冪次方。
[0007] 其又更進(jìn)一步技術(shù)方案是：所述A讀寫端口高n位與B讀寫端口仲裁模塊包括或 門XIV、或門XV、與門IV、非門III、與門V、D觸發(fā)器、與門VI、與非門II、或門XVI、與非門 III、或門XW ;或門XIV的兩個(gè)輸入端分別與A讀寫端口低n位與B讀寫端口仲裁模塊的地 址比較器的地址值相等AE輸出端和A讀寫端口控制模塊的或門II的A端口高n位寫信號(hào) WRA_21輸出端連接，輸出端和與門IV的一個(gè)輸入端、與非門II的一個(gè)輸入端連接； 或門X V兩個(gè)輸入端分別與A讀寫端口低n位與B讀寫端口仲裁模塊的地址比較器的 地址值相等AE輸出端和A讀寫端口控制模塊的或門III的A端口高n位讀信號(hào)RDA_21輸出 端連接，輸出端和與門IV的另一個(gè)輸入端、與非門III的一個(gè)輸入端連接； 與門IV的輸出端分別和非門III的輸入端和2n位系統(tǒng)總線的B讀寫端口忙信號(hào)BusyB_2 信號(hào)線連接； 非門III的輸出端和與門V的一個(gè)輸入端連接； 與門V的另一個(gè)輸入端與A讀寫端口低n位和B讀寫端口仲裁模塊的與門III的B讀寫 端口忙信號(hào)BusyB_ll輸出端連接，輸出端與D觸發(fā)器的CP信號(hào)輸入端連接； D觸發(fā)器的D輸入端與A讀寫端口低n位和B讀寫端口仲裁模塊的與門III的B讀寫端 口忙信號(hào)BusyB_ll輸出端連接，Q輸出端和與門VI的一個(gè)輸入端連接； 與門VI的另一個(gè)輸入端與A讀寫端口低n位與B讀寫端口仲裁模塊的與門III的B讀寫 端口忙信號(hào)BusyB_ll輸出端連接，輸出端與2n位系統(tǒng)總線的B讀寫端口忙信號(hào)BusyB_l 線連接； 與非門II的另一個(gè)輸入端與A讀寫端口低n位與B讀寫端口仲裁模塊的或門VDI的封鎖 B端口讀寫信號(hào)BlockB WR_1輸出端連接，輸出端和或門XVI的一個(gè)輸入端連接； 或門X VI的另一個(gè)輸入端與2n位系統(tǒng)總線的B讀寫端口讀信號(hào)RDB線連接，輸出端與 雙口 RAM的B端口讀信號(hào)RDB_1輸入端連接； 與非門III的另外兩個(gè)輸入端分別與A讀寫端口低n位與B讀寫端口仲裁模塊的或門VDI 的封鎖B端口讀寫信號(hào)BlockB WR_1輸出端和或門IX的封鎖B端口寫信號(hào)BlockB W_1輸 出端連接，輸出端和或門XW的一個(gè)輸入端連接； 或門X W的另一個(gè)輸入端與2n位系統(tǒng)總線的B讀寫端口寫信號(hào)WRB線連接，輸出端與 雙口 RAM的B端口寫信號(hào)WRB_1輸入端連接； 上述m、n的取值范圍是：n為8、16、32或64, m為2的任意整數(shù)的冪次方； 上述n位系統(tǒng)可以是n位微處理器應(yīng)用系統(tǒng)或FPGA的n位應(yīng)用系統(tǒng)； 上述2n位系統(tǒng)可以是2n位微處理器應(yīng)用系統(tǒng)或FPGA的2n位應(yīng)用系統(tǒng)。
[0008] 由于采用以上結(jié)構(gòu)，本發(fā)明之"數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制 器"具有以下有益效果： 一、 設(shè)置忙信號(hào)BusyB_l和BusyB_2,提高了仲裁的性能 本發(fā)明中，針對(duì)數(shù)據(jù)總線寬度不相等的雙口 RAM，設(shè)計(jì)了 A讀寫端口低n位與B讀寫 端口仲裁模塊和A讀寫端口高n位與B讀寫端口仲裁模塊，兩個(gè)讀寫端口對(duì)同一個(gè)存儲(chǔ) 單元同時(shí)進(jìn)行讀寫訪問(wèn)時(shí)，n位系統(tǒng)的地址總線的ABA[m+l:l]地址值和2n位系統(tǒng)的地址 總線ABB[m:0]的地址值相等，如果A讀寫端口低n位與B讀寫端口的讀或?qū)懶盘?hào)同時(shí)發(fā) 生，則A讀寫端口低n位執(zhí)行讀或?qū)懖僮?，封鎖B讀寫端口的讀或?qū)懖僮?，并發(fā)送忙信號(hào) BusyB_l ;如果A讀寫端口高n位執(zhí)行讀寫訪問(wèn)，封鎖B讀寫端口的讀或?qū)懖僮?，并發(fā)送忙信 號(hào)BusyB_2,A讀寫端口高n位的讀寫訪問(wèn)結(jié)束，撤銷忙信號(hào)BusyB_l和忙信號(hào)BusyB_2 ;忙 信號(hào)BusyB_l有效時(shí)，表明2n位系統(tǒng)至少需要經(jīng)過(guò)2個(gè)讀寫周期才能夠?qū)υ摯鎯?chǔ)單元進(jìn)行 訪問(wèn)，忙信號(hào)BusyB_l和忙信號(hào)BusyB_2都有效時(shí)，表明2n位系統(tǒng)只需要經(jīng)過(guò)1個(gè)讀寫周 期即可對(duì)該存儲(chǔ)單元進(jìn)行訪問(wèn)，提高了仲裁的性能； 二、 提高了數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫訪問(wèn)速度 本發(fā)明中，控制器根據(jù)雙口 RAM數(shù)據(jù)總線寬度窄的A讀寫端口輸入的ABA[0]的狀態(tài)確 定是對(duì)低n位雙口 RAM還是高n位雙口 RAM進(jìn)行讀或?qū)懺L問(wèn)，達(dá)到分時(shí)兩次就完成讀或?qū)?低n位和高n位的存儲(chǔ)單元的目的； 三、 減小了硬件電路的規(guī)模 本發(fā)明中，應(yīng)用FPGA設(shè)計(jì)硬連接控制電路，在FPGA的片內(nèi)設(shè)計(jì)A讀寫端口控制模塊， 不需要在數(shù)據(jù)總線寬度窄的n位系統(tǒng)的總線與雙口 RAM芯片的一個(gè)讀寫端口側(cè)連接搭建數(shù) 據(jù)接口電路，減小了硬件電路的規(guī)模； 四、 系統(tǒng)性價(jià)比高 本發(fā)明應(yīng)用FPGA的硬連接控制電路設(shè)計(jì)數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁 控制器，不需要另外增加 A讀寫端口的數(shù)據(jù)接口電路，又達(dá)到A讀寫端口需要分時(shí)三次或 四次才能夠完成對(duì)雙口 RAM讀寫的訪問(wèn)，減少到只需要分時(shí)二次即可完成讀寫的訪問(wèn)；針 對(duì)A讀寫端口需要分時(shí)二次完成讀寫的訪問(wèn)，設(shè)置仲裁優(yōu)先級(jí)別，根據(jù)數(shù)據(jù)總線寬度不相 等的雙口 RAM讀寫訪問(wèn)的特點(diǎn)，設(shè)置A讀寫端口為高優(yōu)先級(jí)別，忙信號(hào)BusyB_l和忙信號(hào) BusyB_2,提高了仲裁的性能，使得數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器的性 能增強(qiáng)，具備較高的性價(jià)比。
[0009] 下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明之?dāng)?shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁 控制器之技術(shù)特征作進(jìn)一步的說(shuō)明。

【專利附圖】

【附圖說(shuō)明】
[0010] 圖1 :本發(fā)明之?dāng)?shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器的系統(tǒng)結(jié)構(gòu)框 圖； 圖2 :本發(fā)明之?dāng)?shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器的A讀寫端口控制 模塊結(jié)構(gòu)及其連接關(guān)系圖； 圖3:本發(fā)明之?dāng)?shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器的A讀寫端口低n位 與B讀寫端口仲裁模塊結(jié)構(gòu)及其連接關(guān)系圖； 圖4 :本發(fā)明之?dāng)?shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器的判優(yōu)與仲裁電路 I結(jié)構(gòu)及其連接關(guān)系圖； 圖5 :本發(fā)明之?dāng)?shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器的判優(yōu)與仲裁電路 II結(jié)構(gòu)及其連接關(guān)系連接圖； 圖6 :本發(fā)明之?dāng)?shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器的A讀寫端口高n位 與B讀寫端口仲裁模塊結(jié)構(gòu)及其連接關(guān)系圖。
[0011] 圖中： I一雙口 RAM，II一A讀寫端口控制模塊，III一A讀寫端口低n位與B讀寫端口仲裁 模塊，IV-A讀寫端口高n位與B讀寫端口仲裁模塊； 1 一低n位雙口 RAM，2-高n位雙口 RAM，3-非門I，4一或門I，5-或門II，6-或門 III，7- n位雙向三態(tài)門組I，8-或門IV，9一或門V，10-或門VI，11一 n位雙向三態(tài)門組 II，12-或門VL 13-地址比較器，14一與門I，15-判優(yōu)與仲裁電路I，16-判優(yōu)與仲裁 電路 II，17-或門 VIII，18-或門 IX，19-與門 II，20-與門III，21-或門 X，22-或門 XI，23- 與非門I，24-或門XL 25-非門II，26-或門XIII，27-或門XIV，28-或門X V，29-與 門IV，30-非門III，31-與門V，32 -D觸發(fā)器，33-與門VI，34-與非門II，35-或門XVI， 36-與非門III，37-或門XW ; 15a-非門IV，15b-與非門IV，15c-非門V，15d-或非門I，15e-或非門II，15f-或 門 XVIL 15g-非門 VI，15h-非門 vn。
[0012] 16a-非門 VIL 16b-與非門 V，16c-非門 IX，16d -或非門 III，16e-或非門 IV， 16f-或門 XIX，16g-非門 X，16h-非門XI。
[0013] 文中縮略語(yǔ)說(shuō)明： (一）FPGA - Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列。
[0014] (二）與n位系統(tǒng)的總線（n位A讀寫端口）相關(guān)的： ABA -Address Bus of A read and write ports，A讀寫端口輸入的地址總線，是n位 系統(tǒng)地址總線； ABA[m: 1] - n位系統(tǒng)地址總線，從第1根到第m根地址線； ABA[0] - n位系統(tǒng)地址總線的最低位地址線，第0根地址線； DBA -Data Bus of A read and write ports, A讀寫端口數(shù)據(jù)總線，是n位系統(tǒng)的數(shù) 據(jù)總線，是n位系統(tǒng)與A讀寫端口雙向傳輸?shù)臄?shù)據(jù)總線； DBA[n-l:0] - n位系統(tǒng)數(shù)據(jù)總線，從第0根到第n-1根數(shù)據(jù)線； CA - Chip select enable signal of A read and write ports, A i賣寫端口片選使 能輸入信號(hào)線；是n位系統(tǒng)總線的A讀寫端口片選使能信號(hào)線； WRA -WRite signal of A read and write ports，A 讀寫端口寫信號(hào)輸入線；是 n 位 系統(tǒng)總線的A讀寫端口寫信號(hào)線； RDA - ReaD signal of A read and write ports，A 讀寫端口讀信號(hào)輸入線；是 n 位 系統(tǒng)總線的A讀寫端口讀信號(hào)線； BusyA -Busy signal of A read and write ports，A 讀寫端口忙信號(hào)輸出線；是 n 位系統(tǒng)總線的A讀寫端口忙信號(hào)線。
[0015] (三）與2n位系統(tǒng)總線（2n位B讀寫端口）相關(guān)的： ABB -Address Bus of B read and write ports, B 讀寫端口輸入的地址總線信號(hào)， 是2n位系統(tǒng)地址總線； ABB [m-1:0] - 2n位系統(tǒng)地址總線，從第0根到第m-1根地址線； DBB- Data Bus of B read and write ports, B 讀寫端口數(shù)據(jù)總線，是 2n 位系統(tǒng)數(shù) 據(jù)總線，2n位系統(tǒng)與B讀寫端口雙向傳輸?shù)臄?shù)據(jù)線； DBB[2n-l:0] - 2n位系統(tǒng)數(shù)據(jù)總線，從第0根到第2n -1根數(shù)據(jù)線； CB - Chip select enable signal of B read and write ports, B i賣寫端口片選使 能輸入信號(hào)線；是2n位系統(tǒng)總線的B讀寫端口片選使能信號(hào)線，； WRB -Write signal of B read and write ports，B 讀寫端口寫信號(hào)輸入線；是 2n 位系統(tǒng)總線的B讀寫端口寫信號(hào)線； RDB -ReaD signal of B read and write ports，B 讀寫端口讀信號(hào)輸入線；是 2n 位 系統(tǒng)總線的B讀寫端口讀信號(hào)線；也是B端口讀信號(hào)輸入線 BusyB_l - Busy signal_l of B read and write ports，B 讀寫端口忙信號(hào)_1 輸出 線；是2n位系統(tǒng)總線的B讀寫端口忙信號(hào)_1線； BusyB_2 - Busy signal_2 of B read and write ports，B 讀寫端口忙信號(hào)_2 輸出 線；是2n位系統(tǒng)總線的B讀寫端口忙信號(hào)_2線。
[0016] (四）與雙口 RAM I相關(guān)的： A端口： RDA_1 - ReaD signal of A Port，A端口讀信號(hào)輸入線，是低n位雙口 RAM和高n位 雙口 RAM的A端口讀信號(hào)輸入線； WRA_l-WRite signal of六？〇1^，八端口寫信號(hào)輸入線，是低11位雙口狀1和高11位 雙口 RAM的A端口寫信號(hào)輸入線； CAl - Chip select enable signal I of A port，A 端口片選使能信號(hào)輸入線，是低 n 位雙口 RAM的A端口片選使能信號(hào)輸入線； 低 n 位 DBA -N_bit Data Bus lines of A port of low n_bit dual-port RAMdSn 位雙口 RAM的A端口的n位數(shù)據(jù)線； CA2 - Chip select enable signal 2 of A port，A端口片選使能信號(hào)輸入線，是高n 位雙口 RAM的A端口片選使能信號(hào)輸入線； 高 n 位 DBA -N_bit data Bus lines of A port of high n_bit dual-port RAM，高 n位雙口 RAM的A端口的n位數(shù)據(jù)線； B端口： RDB_1 -ReaD signal_l of B Port，B 端口讀信號(hào)-1，是低 n 位雙口 RAM 和高 n 位雙 口 RAM的B端口讀信號(hào)輸入線； WRB_1-write signal_l of B Port，B 端口寫信號(hào)-1，是低 n 位雙口 RAM 和高 n 位雙 口 RAM的B端口寫信號(hào)輸入線； DBB[2n_l:n] - data bus[2n_l:n] of B port，B 端口數(shù)據(jù)總線[2n_l:n]，是高 n 位雙 口 RAM的B端口數(shù)據(jù)總線，從第2n-l根到第n根數(shù)據(jù)線； DBB[n_l:0] - data bus[n_l:0] of B port，B 端口數(shù)據(jù)總線[n_l:0]，是低 n 位雙口 RAM的B端口數(shù)據(jù)總線，從第n-1根到第0根數(shù)據(jù)線。
[0017](五）與A讀寫端口控制模塊II、A讀寫端口低n位與B讀寫端口仲裁模塊III、A 讀與端口尚n位與B讀與端口仲裁t旲塊IV相關(guān)的： WRA_11 - WRite signal_ll of A port low n_bit，A 端口低 n 位寫信號(hào)線； RDA_11 - ReaD signal_ll of A port low n_bit，A 端口低 n 位讀信號(hào)線； WRA_21 - WRite signal_21 of A port high n_bit，A 端口高 n 位寫信號(hào)線； RDA_21 - ReaD signal_21 of A port high n_bit，A 端口高 n 位讀信號(hào)線； AE - Address values are Equal，地址值相等，是 ABA[m:l]的地址值與 ABB[m_l:0] 的地址值相等； BlockB WR-1 - Block B port Write signal WRB-1 and Read signal RDB-1，封鎖 B 端口讀信號(hào)RDB_1和寫信號(hào)WRB_1 ; BlockB W_1 - Block B port Write signal WRB_1，封鎖 B 端口寫信號(hào) WRB_1 ; BusyB-11 - Busy signal-11 of B read and write port，B 讀寫端口忙信號(hào)-11 ; 判優(yōu)與仲裁電路I 15 Hl - High priority bit information I input terminal，高優(yōu)先權(quán)位信息 I 輸入 端； SCl - Set and Control signal I input terminal，設(shè)置與控制信號(hào) 1 輸入端； LI - Low priority bit information I input terminal，低優(yōu)先權(quán)位信息 I 輸入端； Ql - Result of arbitration and arbitration I output terminal,判優(yōu)與仲裁結(jié) 果I輸出$而； gl - Arbitration and arbitration result negated I output terminal ;判優(yōu)與仲 裁結(jié)果取反I輸出; 判優(yōu)與仲裁電路II 16 H2 -High priority bit information 2 input terminal,高優(yōu)先權(quán)位信息 2 輸入 端； SC2 -Set and control signal 2 input terminal,設(shè)置與控制信號(hào) 2 輸入端； L2 -Low priority bit information 2 input terminal,低優(yōu)先權(quán)位信息 2 輸入端； Q2 - Result of arbitration and arbitration 2 output terminal,判優(yōu)與仲裁結(jié) 果2輸出; g2 - Arbitration and arbitration result negated 2 output terminal,判優(yōu)與仲 裁結(jié)果取反2輸出2而； D觸發(fā)器： D 觸發(fā)器一Data flip-flop ; D - Data input,數(shù)據(jù)輸入端； Q - Data output,數(shù)據(jù)輸出端； Q2 - Data negated output ； CP - Clock Pulse input，時(shí)鐘信號(hào)輸入端。
[0018] 圖中： m、n的取值范圍是：n為8、16、32或64，m為2的任意整數(shù)的冪次方。
[0019] n位系統(tǒng)的總線是n位微處理器應(yīng)用系統(tǒng)的總線或FPGA的n位應(yīng)用系統(tǒng)的總線； 2n位系統(tǒng)的總線是2n位微處理器應(yīng)用系統(tǒng)的總線或FPGA的2n位應(yīng)用系統(tǒng)的總線。

【具體實(shí)施方式】
[0020] 實(shí)施例： 一種數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器，如圖1所示，該數(shù)據(jù)總線寬度 不相等的雙口 RAM讀寫與仲裁控制器包括雙口 RAM I、A讀寫端口控制模塊II、A讀寫端口 低n位與B讀寫端口仲裁模塊III和A讀寫端口高n位與B讀寫端口仲裁模塊IV ; 所述數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器具有n位A讀寫端口和2n位 B讀寫端口，n位A讀寫端口以下稱為A讀寫端口，2n位B讀寫端口稱為B讀寫端口；A讀寫 端口與n位系統(tǒng)的總線連接，B讀寫端口與2n位系統(tǒng)的總線連接； 所述雙口 RAM I分別與A讀寫端口控制模塊II、A讀寫端口低n位與B讀寫端口仲裁 模塊III和A讀寫端口高n位與B讀寫端口仲裁模塊IV連接； 所述A讀寫端口控制模塊II還和A讀寫端口低n位與B讀寫端口仲裁模塊III和A讀寫 端口高n位與B讀寫端口仲裁模塊IV連接； 所述A讀寫端口低n位與B讀寫端口仲裁模塊III還和A讀寫端口高n位與B讀寫端口 仲裁模塊IV連接； 所述雙口 RAM I包括低n位雙口 RAMl和高n位雙口 RAM2,雙口 RAM I具有A端口和B 端口；A讀寫端口分時(shí)兩次完成所述雙口 RAM I的A端口的1個(gè)存儲(chǔ)單元的2n位數(shù)據(jù)的讀 或?qū)?，先低n位數(shù)據(jù)的讀或?qū)?，后高n位數(shù)據(jù)的讀或?qū)?；B讀寫端口一次完成所述雙口 RAM I 的B端口的1個(gè)存儲(chǔ)單元的2n位數(shù)據(jù)的讀或?qū)懀?所述低n位雙口 RAMl的A端口寫信號(hào)WRA_1輸入端和A讀寫端口低n位與B讀寫端 口仲裁模塊III連接；A端口讀信號(hào)RDA_1輸入端和A讀寫端口低n位與B讀寫端口仲裁模 塊III連接；低n位雙口 RAMl的片選使能信號(hào)CAl輸入端與A讀寫端口控制模塊II連接；低 n位DBA數(shù)據(jù)端與A讀寫端口控制模塊II連接；ABA[m: 1]地址輸入端與n位系統(tǒng)地址總線 ABA [m:0]的第m根到第1根地址線連接； 所述高n位雙口 RAM2的A端口寫信號(hào)WRA_1輸入端和A讀寫端口低n位與B讀寫端 口仲裁模塊III連接；A端口讀信號(hào)RDA_1輸入端和A讀寫端口低n位與B讀寫端口仲裁模 塊III連接；高n位雙口 RAM2的片選使能信號(hào)CA2輸入端與A讀寫端口控制模塊II連接；高 n位DBA數(shù)據(jù)端與A讀寫端口控制模塊II連接；ABA[m: 1]地址輸入端與n位系統(tǒng)地址總線 ABA [m:0]的第m根到第1根地址線連接； 所述低n位雙口 RAMl的B端口寫信號(hào)WRB_1輸入端和A讀寫端口高n位與B讀寫端 口仲裁模塊IV連接；B端口讀信號(hào)RDB_1輸入端和A讀寫端口高n位與B讀寫端口仲裁模塊 IV連接；低n位雙口 RAMl的片選使能信號(hào)CB輸入端與2n位系統(tǒng)總線片選使能信號(hào)CB線 連接；低n位DBB [n-1:0]數(shù)據(jù)端與2n位系統(tǒng)數(shù)據(jù)總線DBB [2n-l: 0]的第n-1根到第O根 的DBB[n-l:0]數(shù)據(jù)線連接；ABB[m-l:0]地址輸入端與2n位系統(tǒng)地址總線ABB[m-l:0]連 接； 所述高n位雙口 RAM2的B端口寫信號(hào)WRB_1輸入端和A讀寫端口高n位與B讀寫端 口仲裁模塊IV連接；B端口讀信號(hào)RDB_1輸入端和A讀寫端口高n位與B讀寫端口仲裁模塊 IV連接；高n位雙口 RAM2的片選使能信號(hào)CB輸入端與2n位系統(tǒng)總線片選使能信號(hào)CB線 連接；高n位DBB [2n-l: n]數(shù)據(jù)端與2n位系統(tǒng)數(shù)據(jù)總線DBB [2n-l: 0]的第2n-l根到第n 根的DBB[2n-l:n]數(shù)據(jù)線連接；ABB[m-l:0]地址輸入端與2n位系統(tǒng)地址總線ABB[m-l:0] 連接； 所述A讀寫端口控制模塊II根據(jù)n位系統(tǒng)地址總線的最低位ABA[0]地址線的狀態(tài)確 定是對(duì)低n位雙口 RAMl的A端口還是高n位雙口 RAM2的A端口進(jìn)行讀或?qū)懖僮骺刂疲?所述A讀寫端口低n位與B讀寫端口仲裁模塊III根據(jù)n位系統(tǒng)地址總線ABA[m: 1]的 地址值和2n位系統(tǒng)地址總線ABB [m-1:0]的地址值是否相等，如果相等，繼續(xù)進(jìn)行已在執(zhí)行 的讀寫操作，封鎖待執(zhí)行的讀寫操作，并發(fā)送忙信號(hào)；如果相等且A讀寫端口低n位與B讀 寫端口的讀或?qū)懶盘?hào)同時(shí)發(fā)生或A讀寫端口低n位正在執(zhí)行讀或?qū)懖僮?，則A讀寫端口低 n位執(zhí)行讀寫操作，封鎖B讀寫端口的讀寫操作，并發(fā)送B讀寫端口忙信號(hào)BusyB_ll ;如果 相等且B讀寫端口正在執(zhí)行讀或?qū)懖僮鳎瑒tB讀寫端口低n位執(zhí)行讀寫操作，封鎖A讀寫端 口的讀寫操作，并發(fā)送A讀寫端口忙信號(hào)BusyA ; 所述A讀寫端口高n位與B讀寫端口仲裁模塊IV在n位系統(tǒng)地址總線ABA[m: 1]的地 址值和2n位系統(tǒng)地址總線ABB [m-1:0]的地址值相等時(shí)，A讀寫端口高n位讀或?qū)懶盘?hào)有 效時(shí)，執(zhí)行A讀寫端口高n位的讀寫操作，封鎖B讀寫端口的讀寫操作，發(fā)送B讀寫端口忙 信號(hào)BusyB_l和B讀寫端口忙信號(hào)BusyB_2 ; 所述A讀寫端口低n位與B讀寫端口仲裁模塊III和A讀寫端口高n位與B讀寫端口仲 裁模塊IV對(duì)A讀寫端口和B讀寫端口對(duì)同一存儲(chǔ)單元的讀操作不進(jìn)行仲裁； 上述m、n的取值范圍是：n為8、16、32或64, m為2的任意整數(shù)的冪次方。
[0021] 如圖2所示，所述A讀寫端口控制模塊II包括非門I 3、或門I 4、或門II 5、或門 III 6、n位雙向三態(tài)門組I 7、或門IV 8、或門V 9、或門VI 10和n位雙向三態(tài)門組II 11 ; 非門I 3的輸入端與n位系統(tǒng)地址總線的最低位ABA[0]地址線連接，輸出端和或門 I 4的輸入端連接； 或門I 4的另一個(gè)輸入端與n位系統(tǒng)總線的A讀寫端口片選使能信號(hào)CA線連接，輸出 端分別和或門II 5的一個(gè)輸入端、或門III 6的一個(gè)輸入端、高n位雙口 RAM2的片選使能信 號(hào)CA2輸入端連接； 或門II 5的另一個(gè)輸入端與n位系統(tǒng)總線的A讀寫端口寫信號(hào)WRA線連接，輸出端分 別與n位雙向三態(tài)門組I 7的一個(gè)輸入端、A讀寫端口高n位與B讀寫端口仲裁模塊IV的A 端口高n位寫信號(hào)WRA_21輸入端連接； 或門III 6的另一個(gè)輸入端與n位系統(tǒng)總線的A讀寫端口讀信號(hào)RDA線連接，輸出端分 別與n位雙向三態(tài)門組I 7的另一個(gè)輸入端、A讀寫端口高n位與B讀寫端口仲裁模塊IV 的A端口高n位讀信號(hào)RDA_21輸入端連接； n位雙向三態(tài)門組I 7的第三個(gè)輸入端與n位系統(tǒng)數(shù)據(jù)總線DBA[n-l:0]連接，輸出端 與高n位雙口 RAM2的高n位DBA數(shù)據(jù)端連接； 或門IV 8的兩個(gè)輸入端分別與n位系統(tǒng)地址總線的最低位ABA[0]地址線、A讀寫端口 片選使能信號(hào)CA線連接，輸出端分別和或門V 9的一個(gè)輸入端、或門VI 10的一個(gè)輸入端、 低n位雙口 RAMl的片選使能信號(hào)CAl輸入端連接； 或門V 9的另一個(gè)輸入端與n位系統(tǒng)總線的A讀寫端口寫信號(hào)WRA線連接，輸出端分 別與n位雙向三態(tài)門組II 11的一個(gè)輸入端、A讀寫端口低n位與B讀寫端口仲裁模塊III的 A端口低n位寫信號(hào)WRA_11輸入端連接； 或門VI 10的另一個(gè)輸入端與n位系統(tǒng)總線的A讀寫端口讀信號(hào)RDA線連接，輸出端分 別與n位雙向三態(tài)門組II 11的另一個(gè)輸入端、A讀寫端口低n位與B讀寫端口仲裁模塊III 的A端口低n位讀信號(hào)RDA_11輸入端連接； n位雙向三態(tài)門組II 11的第三個(gè)輸入端與n位系統(tǒng)數(shù)據(jù)總線DBA[n-l:0]連接，輸出 端與低n位雙口 RAMl的低n位DBA數(shù)據(jù)端連接；上述n的取值范圍是：n為8、16、32或64。
[0022] 如圖3所示，所述A讀寫端口低n位與B讀寫端口仲裁模塊III包括或門W 12、 地址比較器13、與門I 14、判優(yōu)與仲裁電路I 15、判優(yōu)與仲裁電路II 16、或門VDI 17、或門 IX 18、與門II 19、與門III 20、或門X 21、或門XI 22、與非門I 23、或門XD 24、非門II 25和或 門 XIII 26 ; 或門W 12的兩個(gè)輸入端分別與n位系統(tǒng)總線的A讀寫端口片選使能信號(hào)CA線、B讀 寫端口片選使能信號(hào)CB線連接，輸出端與地址比較器13的一個(gè)輸入端連接； 地址比較器13的另兩個(gè)輸入端分別與n位系統(tǒng)地址總線ABA[m: 1]、2n位系統(tǒng)地址總 線ABB[m-l:0]連接；地址值相等AE輸出端分別與判優(yōu)與仲裁電路I 15的設(shè)置與控制信號(hào) SCl輸入端、或門VDI 17的一個(gè)輸入端、或門IX 18的一輸入端、判優(yōu)與仲裁電路II 16的設(shè)置 與控制信號(hào)SC2輸入端連接； 與門I 14的兩個(gè)輸入端分別與2n位系統(tǒng)總線的B讀寫端口讀信號(hào)RDB線和B讀寫端 口寫信號(hào)WRB線連接，輸出端與判優(yōu)與仲裁電路I 15的低優(yōu)先權(quán)位信息Ll輸入端連接； 如圖4所示，所述判優(yōu)與仲裁電路I 15包括非門IV 15a、與非門IV 15b、非門V 15c、或 非門I 15d、或非門II 15e、或門XWl5f、非門VI15g和非門Wl5h;所述判優(yōu)與仲裁電路 I 15的高優(yōu)先權(quán)位信息Hl輸入端與A讀寫端口控制模塊II的或門V 9的A端口低n位寫 信號(hào)WRA_11輸出端連接，Ql輸出端和或門VDI 17的一個(gè)輸入端連接，瓦輸出端分別和與門 II 19的一個(gè)輸入端、或門XI 22的一個(gè)輸入端連接； 非門IV 15a的輸入端與判優(yōu)與仲裁電路I 15的設(shè)置與控制信號(hào)SCl輸入端連接，輸出 端和與非門IV 15b的一個(gè)輸入端連接； 與非門IV 15b另兩個(gè)輸入端分別與判優(yōu)與仲裁電路I 15的高優(yōu)先權(quán)位信息Hl輸入 端、低優(yōu)先權(quán)位信息Ll輸入端連接，輸出端和非門V 15c輸入端連接； 非門V 15c的輸出端和或門XW 15f的一個(gè)輸入端連接； 或非門I 15d的三個(gè)輸入端分別與判優(yōu)與仲裁電路I 15的高優(yōu)先權(quán)位信息Hl輸入 端、設(shè)置與控制信號(hào)SCl輸入端和或非門II 15e的輸出端連接，輸出端和或門XW 15f的另 一個(gè)輸入端連接； 或非門II 15e的三個(gè)輸入端分別與判優(yōu)與仲裁電路I 15的設(shè)置與控制信號(hào)SCl輸入 端、低優(yōu)先權(quán)位信息Ll輸入端和或門XW 15f的輸出端連接，輸出端還和非門W 15h的輸 入端連接； 或門X Wl5f的第三個(gè)輸入端與判優(yōu)與仲裁電路I 15的設(shè)置與控制信號(hào)SCl輸入端 連接，輸出端還和非門VI 15g的輸入端連接； 非門VI 15g的輸出端與判優(yōu)與仲裁電路I 15的Ql輸出端連接； 非門W 15h的輸出端與判優(yōu)與仲裁電路I 15的占輸出端連接； 本發(fā)明之?dāng)?shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器的判優(yōu)與仲裁電路I的 真值表參見(jiàn)附表一。
[0023] 如圖5所示，所述判優(yōu)與仲裁電路II 16與判優(yōu)與仲裁電路I 15的電路結(jié)構(gòu)相同， 包括非門VDI 16a、與非門V 16b、非門IX 16c、或非門III 16d、或非門IV 16e、或門XIX 16f、非 門X 16g和非門XI 16h ;所述判優(yōu)與仲裁電路II 16的高優(yōu)先權(quán)位信息H2輸入端與A讀寫端 口控制模塊II的或門VI 10的A端口低n位讀信號(hào)RDA_11輸出端連接，低優(yōu)先權(quán)位信息L2 輸入端與2n位系統(tǒng)總線的B讀寫端口寫信號(hào)WRB線連接；Q2輸出端和或門IX 18的另一個(gè) 輸入端連接，運(yùn)輸出端和與門II 19的一個(gè)輸入端連接； 非門VDI 16a的輸入端與判優(yōu)與仲裁電路II 16的設(shè)置與控制信號(hào)SC2輸入端連接，輸出 端和與非門V 16b的一個(gè)輸入端連接； 與非門V 16b另兩個(gè)輸入端分別與判優(yōu)與仲裁電路II 16的高優(yōu)先權(quán)位信息H2輸入 端、低優(yōu)先權(quán)位信息L2輸入端連接，輸出端和非門IX 16c輸入端連接； 非門IX 16c的輸出端和或門XIX 16f的一個(gè)輸入端連接； 或非門III 16d的三個(gè)輸入端分別與判優(yōu)與仲裁電路II 16的高優(yōu)先權(quán)位信息H2輸入 端、設(shè)置與控制信號(hào)SC2輸入端和或非門IV 16e的輸出端連接，輸出端和或門XIX 16f的另 一個(gè)輸入端連接； 或非門IV 16e的三個(gè)輸入端分別與判優(yōu)與仲裁電路II 16的設(shè)置與控制信號(hào)SC2輸入 端、低優(yōu)先權(quán)位信息L2輸入端和或門XIX 16f的輸出端連接，輸出端還和非門XI 16h的輸 入端連接； 或門XIX 16f的第三個(gè)輸入端與判優(yōu)與仲裁電路II 16的設(shè)置與控制信號(hào)SC2輸入端 連接，輸出端還和非門X 16g的輸入端連接； 非門X 16g的輸出端與判優(yōu)與仲裁電路II 16的Q2輸出端連接； 非門XI 16h的輸出端與判優(yōu)與仲裁電路II 16的運(yùn)輸出端連接； 或門VDI 17的第三個(gè)輸入端與A讀寫端口控制模塊II的或門VI 9的A端口低n位寫信 號(hào)WRA_11輸出端連接，輸出端分別和與門III 20的一個(gè)輸入端、A讀寫端口高n位與B讀寫 端口仲裁模塊IV的封鎖B端口讀寫信號(hào)BlockB WR_1輸入端連接； 或門IX 18的第三個(gè)輸入端與A讀寫端口控制模塊II的或門VI 10的A端口低n位讀信 號(hào)RDA_11輸出端連接，輸出端和與門III 20的另一個(gè)輸入端、A讀寫端口高n位與B讀寫端 口仲裁模塊IV的封鎖B端口寫信號(hào)BlockB W_1輸入端連接； 與門II 19的輸出端分別和或門X 21的一個(gè)輸入端、n位系統(tǒng)總線的A讀寫端口忙信 號(hào)BusyA線連接； 與門III 20的輸出端與A讀寫端口高n位與B讀寫端口仲裁模塊IV的B讀寫端口忙信 號(hào)BusyB_ll輸入端連接； 或門X 21的另一個(gè)輸入端與2n位系統(tǒng)總線的B讀寫端口寫信號(hào)WRB線連接，輸出端 分別和與非門I 23的一個(gè)輸入端、非門II 25的輸入端連接； 或門XI 22的另一個(gè)輸入端與2n位系統(tǒng)總線的B讀寫端口讀信號(hào)RDB線連接，輸出端 和與非門I 23的另一個(gè)輸入端連接； 與非門I 23的輸出端和或門XD 24的一個(gè)輸入端連接； 或門XD 24的另一輸入端與n位系統(tǒng)總線的A讀寫端口讀信號(hào)RDA線連接，輸出端與低 n位雙口 RAMl的A端口讀信號(hào)RDA_1輸入端連接； 非門II 25的輸出端和或門XIII 26的一個(gè)輸入端連接； 或門XIII 26的另一個(gè)輸入端與n位系統(tǒng)總線的A讀寫端口寫信號(hào)WRA線連接，輸出端 與低n位雙口 RAMl的A端口寫信號(hào)WRA_1輸入端連接； 上述m、n的取值范圍是：n為8、16、32或64，m為2的任意整數(shù)的冪次方。
[0024] 本發(fā)明之?dāng)?shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器的判優(yōu)與仲裁電路 II的真值表參見(jiàn)附表二。
[0025] 如圖6所示，所述A讀寫端口高n位與B讀寫端口仲裁模塊IV包括或門XIV 27、 或門X V 28、與門IV 29、非門III 30、與門V 31、D觸發(fā)器32、與門VI 33、與非門II 34、或門 XVI 35、與非門III 36和或門XW 37 ; 或門XIV 27的兩個(gè)輸入端分別與A讀寫端口低n位與B讀寫端口仲裁模塊III的地址 比較器13的地址值相等AE輸出端和A讀寫端口控制模塊II的或門II 5的A端口高n位寫 信號(hào)WRA_21輸出端連接，輸出端和與門IV 29的一個(gè)輸入端、與非門II 34的一個(gè)輸入端連 接； 或門X V 28兩個(gè)輸入端分別與A讀寫端口低n位與B讀寫端口仲裁模塊III的地址比 較器13的地址值相等AE輸出端和A讀寫端口控制模塊II的或門III 6的A端口高n位讀信 號(hào)RDA_21輸出端連接，輸出端和與門IV 29的另一個(gè)輸入端、與非門III 36的一個(gè)輸入端連 接； 與門IV 29的輸出端分別和非門III 30的輸入端和2n位系統(tǒng)總線的B讀寫端口忙信號(hào) BusyB_2信號(hào)線連接； 非門III 30的輸出端和與門V 31的一個(gè)輸入端連接； 與門V 31的另一個(gè)輸入端與A讀寫端口低n位和B讀寫端口仲裁模塊III的與門III 20 的B讀寫端口忙信號(hào)BusyB_ll輸出端連接，輸出端與D觸發(fā)器32的CP信號(hào)輸入端連接； D觸發(fā)器32的D輸入端與A讀寫端口低n位和B讀寫端口仲裁模塊III的與門III 20的 B讀寫端口忙信號(hào)BusyB_ll輸出端連接，Q輸出端和與門VI 33的一個(gè)輸入端連接； 與門VI 33的另一個(gè)輸入端與A讀寫端口低n位與B讀寫端口仲裁模塊III的與門III 20 的B讀寫端口忙信號(hào)BusyB_ll輸出端連接，輸出端與2n位系統(tǒng)總線的B讀寫端口忙信號(hào) BusyB_l線連接； 與非門II 34的另一個(gè)輸入端與A讀寫端口低n位與B讀寫端口仲裁模塊III的或門VDI17 的封鎖B端口讀寫信號(hào)BlockB WR_1輸出端連接，輸出端和或門XVI 35的一個(gè)輸入端連 接； 或門XVI 35的另一個(gè)輸入端與2n位系統(tǒng)總線的B讀寫端口讀信號(hào)RDB線連接，輸出 端與雙口 RAM I的B端口讀信號(hào)RDB_1輸入端連接； 與非門III 36的另外兩個(gè)輸入端分別與A讀寫端口低n位與B讀寫端口仲裁模塊III的 或門VDI 17的封鎖B端口讀寫信號(hào)BlockB WR_1輸出端和或門IX 18的封鎖B端口寫信號(hào) BlockB W_1輸出端連接，輸出端和或門XW 37的一個(gè)輸入端連接； 或門XW 37的另一個(gè)輸入端與2n位系統(tǒng)總線的B讀寫端口寫信號(hào)WRB線連接，輸出 端與雙口 RAM I的B端口寫信號(hào)WRB_1輸入端連接； 上述m、n的取值范圍是：n為8、16、32或64，m為2的任意整數(shù)的冪次方； 上述n位系統(tǒng)可以是n位微處理器應(yīng)用系統(tǒng)或FPGA的n位應(yīng)用系統(tǒng)； 上述2n位系統(tǒng)可以是2n位微處理器應(yīng)用系統(tǒng)或FPGA的2n位應(yīng)用系統(tǒng)。
[0026] 附表一：數(shù)據(jù)總線寬度不相等的雙口 RAM讀寫與仲裁控制器的判優(yōu)與仲裁電路I 的真值表

【權(quán)利要求】
1. 一種數(shù)據(jù)總線寬度不相等的雙口RAM讀寫與仲裁控制器，其特征在于：該控制器包 括雙口RAM(I)、A讀寫端口控制模塊（II)、A讀寫端口低n位與B讀寫端口仲裁模塊(III) 和A讀與端口 _n位與B讀與端口仲裁|旲塊(IV); 所述數(shù)據(jù)總線寬度不相等的雙口RAM讀寫與仲裁控制器具有n位A讀寫端口和2n位B讀寫端口，n位A讀寫端口以下稱為A讀寫端口，2n位B讀寫端口稱為B讀寫端口；A讀寫 端口與n位系統(tǒng)的總線連接，B讀寫端口與2n位系統(tǒng)的總線連接； 所述雙口RAM(I)分別與A讀寫端口控制模塊（II)、A讀寫端口低n位與B讀寫端口 仲裁模塊(HI)和A讀寫端口高n位與B讀寫端口仲裁模塊(IV)連接； 所述A讀寫端口控制模塊（II)還和A讀寫端口低n位與B讀寫端口仲裁模塊(III)和A讀寫端口高n位與B讀寫端口仲裁模塊(IV)連接； 所述A讀寫端口低n位與B讀寫端口仲裁模塊(III)還和A讀寫端口高n位與B讀寫端 口仲裁模塊(IV)連接； 所述雙口RAM(I)包括低n位雙口RAM(1)和高n位雙口RAM(2)，雙口RAM(I)具 有A端口和B端口；A讀寫端口分時(shí)兩次完成所述雙口RAM(I)的A端口的1個(gè)存儲(chǔ)單元 的2n位數(shù)據(jù)的讀或?qū)?，先低n位數(shù)據(jù)的讀或?qū)懀蟾遪位數(shù)據(jù)的讀或?qū)?；B讀寫端口一次完 成所述雙口RAM(I)的B端口的1個(gè)存儲(chǔ)單元的2n位數(shù)據(jù)的讀或?qū)懀? 所述低n位雙口RAM(1)的A端口寫信號(hào)WRA_1輸入端和A讀寫端口低n位與B讀寫 端口仲裁模塊(III)連接；A端口讀信號(hào)RDA_1輸入端和A讀寫端口低n位與B讀寫端口仲 裁模塊(III)連接；低n位雙口RAM(1)的片選使能信號(hào)CA1輸入端與A讀寫端口控制模塊 (II)連接；低n位DBA數(shù)據(jù)端與A讀寫端口控制模塊（II)連接；ABA[m: 1]地址輸入端與n 位系統(tǒng)地址總線ABA[m:0]的第m根到第1根地址線連接； 所述高n位雙口RAM(2)的A端口寫信號(hào)WRA_1輸入端和A讀寫端口低n位與B讀寫 端口仲裁模塊(III)連接；A端口讀信號(hào)RDA_1輸入端和A讀寫端口低n位與B讀寫端口仲 裁模塊(III)連接；高n位雙口RAM(2)的片選使能信號(hào)CA2輸入端與A讀寫端口控制模塊 (II)連接；高n位DBA數(shù)據(jù)端與A讀寫端口控制模塊（II)連接；ABA[m: 1]地址輸入端與n位系統(tǒng)地址總線ABA[m:0]的第m根到第1根地址線連接； 所述低n位雙口RAM(1)的B端口寫信號(hào)WRB_1輸入端和A讀寫端口高n位與B讀 寫端口仲裁模塊(IV)連接；B端口讀信號(hào)RDB_1輸入端和A讀寫端口高n位與B讀寫端口 仲裁模塊(IV)連接；低n位雙口RAM(1)的片選使能信號(hào)CB輸入端與2n位系統(tǒng)總線片選 使能信號(hào)CB線連接；低n位DBB[n-l:0]數(shù)據(jù)端與2n位系統(tǒng)數(shù)據(jù)總線DBB[2n-l:0]的第 n_l根到第0根的DBB[n-1:0]數(shù)據(jù)線連接；ABB[m-1:0]地址輸入端與2n位系統(tǒng)地址總線 ABB[m-l:0]連接； 所述高n位雙口RAM(2)的B端口寫信號(hào)WRB_1輸入端和A讀寫端口高n位與B讀 寫端口仲裁模塊(IV)連接；B端口讀信號(hào)RDB_1輸入端和A讀寫端口高n位與B讀寫端口 仲裁模塊(IV)連接；高n位雙口RAM(2)的片選使能信號(hào)CB輸入端與2n位系統(tǒng)總線片選 使能信號(hào)CB線連接；高n位DBB[2n-l:n]數(shù)據(jù)端與2n位系統(tǒng)數(shù)據(jù)總線DBB[2n-l:0]的第 211-1根到第11根的088[211-1:11]數(shù)據(jù)線連接488[ 111-1:0]地址輸入端與211位系統(tǒng)地址總 線ABB[m-1:0]連接； 所述A讀寫端口控制模塊（II)根據(jù)n位系統(tǒng)地址總線的最低位ABA[0]地址線的狀態(tài) 確定是對(duì)低n位雙口RAM (1)的A端口還是高n位雙口RAM (2)的A端口進(jìn)行讀或?qū)懖僮?控制； 所述A讀寫端口低n位與B讀寫端口仲裁模塊(HI)根據(jù)n位系統(tǒng)地址總線ABA[m: 1] 的地址值和2n位系統(tǒng)地址總線ABB[m-1:0]的地址值是否相等，如果相等，繼續(xù)進(jìn)行已在執(zhí) 行的讀寫操作，封鎖待執(zhí)行的讀寫操作，并發(fā)送忙信號(hào)；如果相等且A讀寫端口低n位與B 讀寫端口的讀或?qū)懶盘?hào)同時(shí)發(fā)生或A讀寫端口低n位正在執(zhí)行讀或?qū)懖僮鳎瑒tA讀寫端口 低n位執(zhí)行讀寫操作，封鎖B讀寫端口的讀寫操作，并發(fā)送B讀寫端口忙信號(hào)BusyB_ll;如 果相等且B讀寫端口正在執(zhí)行讀或?qū)懖僮?，則B讀寫端口低n位執(zhí)行讀寫操作，封鎖A讀寫 端口的讀寫操作，并發(fā)送A讀寫端口忙信號(hào)BusyA; 所述A讀寫端口高n位與B讀寫端口仲裁模塊(IV)在n位系統(tǒng)地址總線ABA [m: 1]的 地址值和2n位系統(tǒng)地址總線ABB [m-1:0]的地址值相等時(shí)，A讀寫端口高n位讀或?qū)懶盘?hào) 有效時(shí)，執(zhí)行A讀寫端口高n位的讀寫操作，封鎖B讀寫端口的讀寫操作，發(fā)送B讀寫端口 忙信號(hào)BusyB_l和B讀寫端口忙信號(hào)BusyB_2 ; 所述A讀寫端口低n位與B讀寫端口仲裁模塊(HI)和A讀寫端口高n位與B讀寫端口 仲裁模塊(IV)對(duì)A讀寫端口和B讀寫端口對(duì)同一存儲(chǔ)單元的讀操作不進(jìn)行仲裁； 上述m、n的取值范圍是：n為8、16、32或64，m為2的任意整數(shù)的冪次方。
2.如權(quán)利要求1所述的數(shù)據(jù)總線寬度不相等的雙口RAM讀寫與仲裁控制器，其特征在 于：所述A讀寫端口控制模塊（II)包括非門I (3)、或門I (4)、或門II (5)、或門111(6)、n 位雙向三態(tài)門組I (7)、或門IV(8)、或門V (9)、或門VI( 10)、n位雙向三態(tài)門組II (11);非 門I (3)的輸入端與n位系統(tǒng)地址總線的最低位ABA[0]地址線連接，輸出端和或門I (4) 的輸入端連接； 或門I (4)的另一個(gè)輸入端與n位系統(tǒng)總線的A讀寫端口片選使能信號(hào)CA線連接，輸 出端分別和或門II (5)的一個(gè)輸入端、或門111(6)的一個(gè)輸入端、高n位雙口RAM (2)的片 選使能信號(hào)CA2輸入端連接； 或門II (5)的另一個(gè)輸入端與n位系統(tǒng)總線的A讀寫端口寫信號(hào)WRA線連接，輸出端 分別與n位雙向三態(tài)門組I (7)的一個(gè)輸入端、A讀寫端口高n位與B讀寫端口仲裁模塊 (IV)的A端口高n位寫信號(hào)WRA_21輸入端連接； 或門III (6)的另一個(gè)輸入端與n位系統(tǒng)總線的A讀寫端口讀信號(hào)RDA線連接，輸出端 分別與n位雙向三態(tài)門組I (7)的另一個(gè)輸入端、A讀寫端口高n位與B讀寫端口仲裁模塊 (IV)的A端口高n位讀信號(hào)RDA_21輸入端連接； n位雙向三態(tài)門組I (7)的第三個(gè)輸入端與n位系統(tǒng)數(shù)據(jù)總線DBA[n-l:0]連接，輸出 端與高n位雙口RAM (2)的高n位DBA數(shù)據(jù)端連接； 或門IV (8)的兩個(gè)輸入端分別與n位系統(tǒng)地址總線的最低位ABA[0]地址線、A讀寫端 口片選使能信號(hào)CA線連接，輸出端分別和或門V (9)的一個(gè)輸入端、或門VI(10)的一個(gè)輸 入端、低n位雙口RAM (1)的片選使能信號(hào)CA1輸入端連接； 或門V (9)的另一個(gè)輸入端與n位系統(tǒng)總線的A讀寫端口寫信號(hào)WRA線連接，輸出端 分別與n位雙向三態(tài)門組II (11)的一個(gè)輸入端、A讀寫端口低n位與B讀寫端口仲裁模塊 (HI)的A端口低n位寫信號(hào)WRA_11輸入端連接； 或門VI (10)的另一個(gè)輸入端與n位系統(tǒng)總線的A讀寫端口讀信號(hào)RDA線連接，輸出端 分別與n位雙向三態(tài)門組II(11)的另一個(gè)輸入端、A讀寫端口低n位與B讀寫端口仲裁模 塊(III)的A端口低n位讀信號(hào)RDA_11輸入端連接； n位雙向三態(tài)門組II(11)的第三個(gè)輸入端與n位系統(tǒng)數(shù)據(jù)總線DBA[n-l:0]連接，輸 出端與低n位雙口RAM(1)的低n位DBA數(shù)據(jù)端連接； 上述n的取值范圍是：n為8、16、32或64。
3.如權(quán)利要求1所述的數(shù)據(jù)總線寬度不相等的雙口RAM讀寫與仲裁控制器，其特征在 于：所述A讀寫端口低n位與B讀寫端口仲裁模塊(III)包括或門W( 12)、地址比較器（13)、 與門I(14)、判優(yōu)與仲裁電路I(15)、判優(yōu)與仲裁電路II(16)、或門VDK17)、或門IX(18)、 與門II(19)、與門111(20)、或門X(21)、或門XK22)、與非門I(23)、或門XIK24)、非門II (25)、或門XIIK26);或門W(12)的兩個(gè)輸入端分別與n位系統(tǒng)總線的A讀寫端口片選使 能信號(hào)CA線、B讀寫端口片選使能信號(hào)CB線連接，輸出端與地址比較器（13)的一個(gè)輸入端 連接； 地址比較器（13)的另兩個(gè)輸入端分別與n位系統(tǒng)地址總線ABA[m: 1]、2n位系統(tǒng)地址 總線ABB[m-l:0]連接；地址值相等AE輸出端分別與判優(yōu)與仲裁電路I(15)的設(shè)置與控制 信號(hào)SCI輸入端、或門VDK17)的一個(gè)輸入端、或門IX(18)的一輸入端、判優(yōu)與仲裁電路II (16)的設(shè)置與控制信號(hào)SC2輸入端連接； 與門I(14)的兩個(gè)輸入端分別與2n位系統(tǒng)總線的B讀寫端口讀信號(hào)RDB線和B讀寫 端口寫信號(hào)WRB線連接，輸出端與判優(yōu)與仲裁電路I(15)的低優(yōu)先權(quán)位信息L1輸入端連 接； 所述判優(yōu)與仲裁電路I(15)包括非門IV(15a)、與非門IV(15b)、非門V( 15c)、或非 門I(15d)、或非門II(15e)、或門XW(15f)、非門VI(15g)、非門W(15h);所述判優(yōu)與仲 裁電路I(15)的高優(yōu)先權(quán)位信息H1輸入端與A讀寫端口控制模塊（II)的或門V(9)的 A端口低n位寫信號(hào)WRA_11輸出端連接，Q1輸出端和或門VDK17)的一個(gè)輸入端連接， 瓦輸出端分別和與門II(19)的一個(gè)輸入端、或門XK22)的一個(gè)輸入端連接； 非門IV(15a)的輸入端與判優(yōu)與仲裁電路I(15)的設(shè)置與控制信號(hào)SCI輸入端連接， 輸出端和與非門IV(15b)的一個(gè)輸入端連接； 與非門IV(15b)另兩個(gè)輸入端分別與判優(yōu)與仲裁電路I(15)的高優(yōu)先權(quán)位信息H1輸 入端、低優(yōu)先權(quán)位信息L1輸入端連接，輸出端和非門V(15c)輸入端連接； 非門V(15c)的輸出端和或門XW(15f)的一個(gè)輸入端連接； 或非門I(15d)的三個(gè)輸入端分別與判優(yōu)與仲裁電路I(15)的高優(yōu)先權(quán)位信息H1 輸入端、設(shè)置與控制信號(hào)SCI輸入端和或非門II(15e)的輸出端連接，輸出端和或門XW (15f)的另一個(gè)輸入端連接； 或非門II(15e)的三個(gè)輸入端分別與判優(yōu)與仲裁電路I(15)的設(shè)置與控制信號(hào)SCI輸 入端、低優(yōu)先權(quán)位信息L1輸入端和或門XW(15f)的輸出端連接，輸出端還和非門W(15h) 的輸入端連接； 或門XVDI(15f)的第三個(gè)輸入端與判優(yōu)與仲裁電路I(15)的設(shè)置與控制信號(hào)SCI輸入 端連接，輸出端還和非門VI(15g)的輸入端連接； 非門VI(15g)的輸出端與判優(yōu)與仲裁電路I(15)的Q1輸出端連接； 非門W(15h)的輸出端與判優(yōu)與仲裁電路I(15)的占輸出端連接； 所述判優(yōu)與仲裁電路II(16)與判優(yōu)與仲裁電路I(15)的電路結(jié)構(gòu)相同，包括非門W(16&)、與非門乂（1613)、非門：0((16(3)、或非門111(16(1)、或非門1￥(16 6)、或門父：0((16〇、非 門父（168)、非門)(1(1611) ;所述判優(yōu)與仲裁電路11(16)的高優(yōu)先權(quán)位信息112輸入端與八 讀寫端口控制模塊（II)的或門VI(10 )的A端口低n位讀信號(hào)RDA_11輸出端連接，低優(yōu)先 權(quán)位信息L2輸入端與2n位系統(tǒng)總線的B讀寫端口寫信號(hào)WRB線連接；Q2輸出端和或門IX (18)的另一個(gè)輸入端連接，運(yùn)輸出端和與門II(19)的一個(gè)輸入端連接； 非門W(16a)的輸入端與判優(yōu)與仲裁電路II(16)的設(shè)置與控制信號(hào)SC2輸入端連接， 輸出端和與非門V( 16b)的一個(gè)輸入端連接； 與非門V(16b)另兩個(gè)輸入端分別與判優(yōu)與仲裁電路II(16)的高優(yōu)先權(quán)位信息H2輸 入端、低優(yōu)先權(quán)位信息L2輸入端連接，輸出端和非門IX(16c)輸入端連接； 非門IX(16c)的輸出端和或門XIX(16f)的一個(gè)輸入端連接； 或非門III(16d)的三個(gè)輸入端分別與判優(yōu)與仲裁電路II(16)的高優(yōu)先權(quán)位信息H2 輸入端、設(shè)置與控制信號(hào)SC2輸入端和或非門IV(16e)的輸出端連接，輸出端和或門XIX (16f)的另一個(gè)輸入端連接； 或非門IV(16e)的三個(gè)輸入端分別與判優(yōu)與仲裁電路II(16)的設(shè)置與控制信號(hào)SC2輸 入端、低優(yōu)先權(quán)位信息L2輸入端和或門XIX(16f)的輸出端連接，輸出端還和非門XI(16h) 的輸入端連接； 或門XIX(16f)的第三個(gè)輸入端與判優(yōu)與仲裁電路II(16)的設(shè)置與控制信號(hào)SC2輸入 端連接，輸出端還和非門X(16g)的輸入端連接； 非門X(16g)的輸出端與判優(yōu)與仲裁電路II(16)的Q2輸出端連接； 非門XI(16h)的輸出端與判優(yōu)與仲裁電路II(16)的運(yùn)輸出端連接； 或門VDK17)的第三個(gè)輸入端與A讀寫端口控制模塊（II)的或門VK9)的A端口低n位寫信號(hào)WRA_11輸出端連接，輸出端分別和與門111(20)的一個(gè)輸入端、A讀寫端口高n位 與B讀寫端口仲裁模塊(IV)的封鎖B端口讀寫信號(hào)BlockBWR_1輸入端連接； 或門IX(18)的第三個(gè)輸入端與A讀寫端口控制模塊（II)的或門VK10)的A端口低n位讀信號(hào)RDA_11輸出端連接，輸出端和與門111(20)的另一個(gè)輸入端、A讀寫端口高n位與 B讀寫端口仲裁模塊(IV)的封鎖B端口寫信號(hào)BlockBW_1輸入端連接； 與門II(19)的輸出端分別和或門X(21)的一個(gè)輸入端、n位系統(tǒng)總線的A讀寫端口忙 信號(hào)BusyA線連接； 與門III(20)的輸出端與A讀寫端口高n位與B讀寫端口仲裁模塊(IV)的B讀寫端口 忙信號(hào)BusyB_ll輸入端連接； 或門X(21)的另一個(gè)輸入端與2n位系統(tǒng)總線的B讀寫端口寫信號(hào)WRB線連接，輸出 端分別和與非門I(23)的一個(gè)輸入端、非門II(25)的輸入端連接； 或門XI(22)的另一個(gè)輸入端與2n位系統(tǒng)總線的B讀寫端口讀信號(hào)RDB線連接，輸出 端和與非門I(23)的另一個(gè)輸入端連接； 與非門I(23)的輸出端和或門XIK24)的一個(gè)輸入端連接； 或門XIK24)的另一輸入端與n位系統(tǒng)總線的A讀寫端口讀信號(hào)RDA線連接，輸出端與 低n位雙口RAM(1)的A端口讀信號(hào)RDA_1輸入端連接； 非門II(25)的輸出端和或門XIIK26)的一個(gè)輸入端連接； 或門XIIK26)的另一個(gè)輸入端與n位系統(tǒng)總線的A讀寫端口寫信號(hào)WRA線連接，輸出 端與低n位雙口RAM(1)的A端口寫信號(hào)WRA_1輸入端連接； 上述m、n的取值范圍是：n為8、16、32或64，m為2的任意整數(shù)的冪次方。
4.如權(quán)利要求1所述的數(shù)據(jù)總線寬度不相等的雙口RAM讀寫與仲裁控制器，其特征在 于：所述A讀寫端口高n位與B讀寫端口仲裁模塊(IV)包括或門XIV(27)、或門XV(28)、 與門IV(29)、非門111(30)、與門V(31)、D觸發(fā)器（32)、與門VK33)、與非門II(34)、或門 XVI(35)、與非門III(36)、或門XW(37);或門XIV(27)的兩個(gè)輸入端分別與A讀寫端口 低n位與B讀寫端口仲裁模塊(III)的地址比較器（13)的地址值相等AE輸出端和A讀寫端 口控制模塊（II)的或門II(5 )的A端口高n位寫信號(hào)WRA_21輸出端連接，輸出端和與門IV (29)的一個(gè)輸入端、與非門II(34)的一個(gè)輸入端連接； 或門XV(28)兩個(gè)輸入端分別與A讀寫端口低n位與B讀寫端口仲裁模塊(III)的地 址比較器（13)的地址值相等AE輸出端和A讀寫端口控制模塊（II)的或門III(6)的A端口 高n位讀信號(hào)RDA_21輸出端連接，輸出端和與門IV(29 )的另一個(gè)輸入端、與非門III(36 )的 一個(gè)輸入端連接； 與門IV(29)的輸出端分別和非門111(30)的輸入端和2n位系統(tǒng)總線的B讀寫端口忙信 號(hào)BusyB_2信號(hào)線連接； 非門111(30)的輸出端和與門V(31)的一個(gè)輸入端連接； 與門V(31)的另一個(gè)輸入端與A讀寫端口低n位和B讀寫端口仲裁模塊(HI)的與門 111(20)的8讀寫端口忙信號(hào)仙^8_11輸出端連接，輸出端與0觸發(fā)器（32)的0?信號(hào)輸入 端連接； D觸發(fā)器（32)的D輸入端與A讀寫端口低n位和B讀寫端口仲裁模塊(HI)的與門III(20)的B讀寫端口忙信號(hào)BusyB_ll輸出端連接，Q輸出端和與門VK33)的一個(gè)輸入端連 接； 與門VK33)的另一個(gè)輸入端與A讀寫端口低n位與B讀寫端口仲裁模塊(HI)的與門 111(20)的B讀寫端口忙信號(hào)BusyB_ll輸出端連接，輸出端與2n位系統(tǒng)總線的B讀寫端口 忙信號(hào)BusyB_l線連接； 與非門II(34)的另一個(gè)輸入端與A讀寫端口低n位與B讀寫端口仲裁模塊(III)的或 門VDK17)的封鎖B端口讀寫信號(hào)BlockBWR_1輸出端連接，輸出端和或門XVI(35)的一個(gè) 輸入端連接； 或門XVI(35)的另一個(gè)輸入端與2n位系統(tǒng)總線的B讀寫端口讀信號(hào)RDB線連接，輸 出端與雙口RAM(I)的B端口讀信號(hào)RDB_1輸入端連接； 與非門III(36)的另外兩個(gè)輸入端分別與A讀寫端口低n位與B讀寫端口仲裁模塊(III) 的或門VDK17)的封鎖B端口讀寫信號(hào)BlockBWR_1輸出端和或門IX(18)的封鎖B端口寫 信號(hào)BlockBW_1輸出端連接，輸出端和或門XW(37)的一個(gè)輸入端連接； 或門XW(37)的另一個(gè)輸入端與2n位系統(tǒng)總線的B讀寫端口寫信號(hào)WRB線連接，輸 出端與雙口RAM(I)的B端口寫信號(hào)WRB_1輸入端連接； 上述m、n的取值范圍是：n為8、16、32或64，m為2的任意整數(shù)的冪次方； 上述n位系統(tǒng)可以是n位微處理器應(yīng)用系統(tǒng)或FPGA的n位應(yīng)用系統(tǒng)； 上述2n位系統(tǒng)可以是2n位微處理器應(yīng)用系統(tǒng)或FPGA的2n位應(yīng)用系統(tǒng)。
【文檔編號(hào)】G06F13/18GK104407996SQ201410616190
【公開(kāi)日】2015年3月11日 申請(qǐng)日期:2014年11月5日 優(yōu)先權(quán)日:2014年11月5日
【發(fā)明者】余玲, 蔡啟仲, 李克儉, 謝友慧, 梁錫鉛, 姚江云, 梁喜幸 申請(qǐng)人:廣西科技大學(xué)鹿山學(xué)院, 廣西科技大學(xué)