基于fpga的采樣值線性插值運(yùn)算器及運(yùn)算方法
【專利摘要】本發(fā)明涉及一種基于FPGA的采樣值線性插值運(yùn)算器及運(yùn)算方法，該運(yùn)算器包括：加/減法器、乘法器、運(yùn)算數(shù)據(jù)調(diào)度器、查表單元和截位運(yùn)算器，借助中間參數(shù)對(duì)線性插值運(yùn)算公式逐級(jí)進(jìn)行拆分，歸類為只有加減法和乘法運(yùn)算，采用時(shí)分復(fù)用方式按步加載中間參數(shù)進(jìn)行運(yùn)算，并根據(jù)當(dāng)前的數(shù)據(jù)幀接收時(shí)刻間隔t2-t1和其預(yù)設(shè)下限值T查表讀取比例系數(shù)k，用于與截位運(yùn)算器一起代替除法運(yùn)算用到線性插值運(yùn)算中，獲得要求的Vx值。本發(fā)明通過查表方式省去直接的除法運(yùn)算，通過時(shí)分復(fù)用方式減少加/減法器、乘法器的數(shù)量，節(jié)省大量的資源。在完成既定功能的前提下使原本極為緊張的硬件資源占用情況得到有效緩解，并為后期不更換FPGA芯片的情況下進(jìn)行產(chǎn)品升級(jí)留出了資源余量。
【專利說明】基于FPGA的采樣值線性插值運(yùn)算器及運(yùn)算方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及變電站采樣值處理【技術(shù)領(lǐng)域】，尤其涉及一種基于FPGA的采樣值線性 插值運(yùn)算器及運(yùn)算方法。

【背景技術(shù)】
[0002] 插值運(yùn)算是智能變電站采樣值處理裝置的重要功能之一，用于將遠(yuǎn)方采集的數(shù)據(jù) 流變換為等效于本地采集的數(shù)據(jù)流。線性插值運(yùn)算是插值運(yùn)算中最基本、最常用的一種，它 利用在tl、t2時(shí)刻對(duì)變量Vt采集到的采樣值VI、V2,同時(shí)假定在Vt-t坐標(biāo)系中tx時(shí)刻 的采樣值Vx與VI、V2在一條直線上，從而以解線性方程的方式求得Vx的值，其運(yùn)算公式

【權(quán)利要求】
1. 一種基于FPGA的采樣值線性插值運(yùn)算器，用于根據(jù)11、t2時(shí)刻對(duì)變量Vt采集到的 采樣值VI、V2求得tx時(shí)刻的采樣值Vx，其特征在于：包括 一加/減法器，用于在運(yùn)算數(shù)據(jù)調(diào)度器的指示下設(shè)置加法或減法模式，執(zhí)行加法或減 法運(yùn)算； 一乘法器，用于在運(yùn)算數(shù)據(jù)調(diào)度器的指示下執(zhí)行乘法運(yùn)算； 一運(yùn)算數(shù)據(jù)調(diào)度器，用于按數(shù)據(jù)處理順序加載數(shù)據(jù)至加/減法器和乘法器，向其發(fā)出 運(yùn)算指令并能對(duì)加/減法器進(jìn)行加/減設(shè)置； 一查表單元，用于根據(jù)當(dāng)前的數(shù)據(jù)幀接收時(shí)刻間隔t2-tl和其預(yù)設(shè)下限值T讀取比例 系數(shù)k，k用于與截位運(yùn)算器一起代替除法運(yùn)算用到線性插值運(yùn)算中； 一截位運(yùn)算器，用于對(duì)運(yùn)算結(jié)果進(jìn)行精確處理，獲得要求的Vx值。
2. 根據(jù)權(quán)利要求1所述的基于FPGA的采樣值線性插值運(yùn)算器，其特征在于：加/減法 器所進(jìn)行的運(yùn)算包括t2-tl、t2-tl-T、tx-tl、tn=T_tm以及P=tm*V2+tn*Vl中的加法運(yùn)算。
3. 根據(jù)權(quán)利要求1所述的基于FPGA的采樣值線性插值運(yùn)算器，其特征在于：乘法器所 進(jìn)行的運(yùn)算包括tm*V2、tn*Vl、Q=P*U及tm=(tx-tl)*k中的乘法運(yùn)算，其中U的值通過對(duì) 2VT的計(jì)算結(jié)果四舍五入后取整獲得。
4. 根據(jù)權(quán)利要求3所述的基于FPGA的采樣值線性插值運(yùn)算器，其特征在于：截位運(yùn)算 器是對(duì)乘法器輸出的Q值取絕對(duì)值后截去q位，即除以2%之后進(jìn)行四舍五入后恢復(fù)取絕對(duì) 值之前的正負(fù)號(hào)，得到Vx值。
5. 根據(jù)權(quán)利要求1至4任一項(xiàng)所述的基于FPGA的采樣值線性插值運(yùn)算器，其特征在 于：還包括一判越限器，用于將數(shù)據(jù)幀接收時(shí)刻間隔t2-tl與預(yù)設(shè)的幀間隔上限值、下限值 進(jìn)行比較，若越限則發(fā)出告警信號(hào)，外部電路收到此信號(hào)后對(duì)運(yùn)算器各模塊進(jìn)行復(fù)位。
6. 根據(jù)權(quán)利要求5所述的基于FPGA的采樣值線性插值運(yùn)算器，其特征在于：查表單元 以t2-tl-T為地址查詢一個(gè)FPGA芯片內(nèi)置的存儲(chǔ)區(qū)塊，存儲(chǔ)深度為未越限的幀間隔值的個(gè) 數(shù)，每個(gè)幀間隔值對(duì)應(yīng)于存儲(chǔ)模塊的一個(gè)存儲(chǔ)單元的地址，查表單元讀出存儲(chǔ)單元的存儲(chǔ) 內(nèi)容即為比例系數(shù)k。
7. 根據(jù)權(quán)利要求5所述的基于FPGA的采樣值線性插值運(yùn)算器，其特征在于：上述加/ 減法器、乘法器、運(yùn)算數(shù)據(jù)調(diào)度器、查表單元、截位運(yùn)算器和判越限器在同一外部時(shí)鐘信號(hào) 驅(qū)動(dòng)下同步工作，各時(shí)間間隔以時(shí)鐘周期為單位進(jìn)行計(jì)算，取值為離散化的整數(shù)數(shù)字量。
8. 應(yīng)用權(quán)1所述線性插值運(yùn)算器進(jìn)行采樣值線性插值運(yùn)算的方法，其特征在于：借助 中間參數(shù)對(duì)線性插值運(yùn)算公式逐級(jí)進(jìn)行拆分，歸類為只有加減法和乘法運(yùn)算，采用時(shí)分復(fù) 用方式按步加載中間參數(shù)進(jìn)行運(yùn)算，并利用查表方式獲得比例系數(shù)k，查表方式用于實(shí)現(xiàn)公 式中除法的運(yùn)算。
9. 根據(jù)權(quán)利要求8所述的基于FPGA的采樣值線性插值運(yùn)算方法，其特征 在于：所述的k值是針對(duì)每個(gè)處于幀間隔上下限值之間的幀間隔值t2-tl利用
j公式離線計(jì)算獲得，并存儲(chǔ)在外部存儲(chǔ)器中，在FPGA上電時(shí)導(dǎo)入FPGA芯 片內(nèi)供查表操作直接讀取，公式中T為幀間隔的下限值，p為由k的實(shí)際取值范圍和量化精 度確定的k的位數(shù)。
10. 根據(jù)權(quán)利要求9所述的基于FPGA的采樣值線性插值運(yùn)算方法，其特征在于：包括 以下步驟： (1) 外部電路準(zhǔn)備好輸入數(shù)據(jù)11、t2、Vl、V2、tx后，發(fā)啟動(dòng)信號(hào)，啟動(dòng)插值運(yùn)算器； (2) 運(yùn)算數(shù)據(jù)調(diào)度器置加/減法器的運(yùn)算模式為減法，將數(shù)據(jù)組tl、t2送入加/減法 器，得到t2-tl并送到運(yùn)算數(shù)據(jù)調(diào)度器； (3) 運(yùn)算數(shù)據(jù)調(diào)度器將t2-tl及幀間隔下限值T送入加/減法器，得到t2-tl-T ;同時(shí) 將t2-tl送入判越限器，將t2-tl與預(yù)設(shè)的幀間隔上限值、下限值進(jìn)行比較，若越限則發(fā)出 告警信號(hào)，外部電路收到此信號(hào)后對(duì)運(yùn)算器各模塊進(jìn)行復(fù)位，停止所有正在執(zhí)行步驟的操 作，回到第（1)步；未越限，則進(jìn)入下一步； (4) 運(yùn)算數(shù)據(jù)調(diào)度器將數(shù)據(jù)組tl、tx送入加/減法器，得到tx-tl ;同時(shí)，查表單元以 t2-tl-T為地址查詢一個(gè)存儲(chǔ)區(qū)塊，讀出對(duì)應(yīng)的存儲(chǔ)單元中存儲(chǔ)的比例系數(shù)k ; (5) 運(yùn)算數(shù)據(jù)調(diào)度器將數(shù)據(jù)組tx-tl、k送入乘法器，得到tm=(tx-tl)*k，將tm送入運(yùn) 算數(shù)據(jù)調(diào)度器，由其分配進(jìn)入加/減法器、乘法器，分別與T相減得到tn=T-tm、與V2相乘得 至Ij tm*V2 ; (6) 將tn送入運(yùn)算數(shù)據(jù)調(diào)度器，由其將tn、Vl送入乘法器，得到tn*Vl ; (7) 運(yùn)算數(shù)據(jù)調(diào)度器置加/減法器的運(yùn)算模式為加法，將tm*V2、tn*Vl送入其輸入端， 計(jì)算得到 P=tm*V2+tn*Vl ; (8) 運(yùn)算數(shù)據(jù)調(diào)度器將P與常數(shù)U送入乘法器，相乘得到Q=P*U，U的值通過對(duì)2VT四 舍五入后取整獲得； (9) 將Q送入截位運(yùn)算器，對(duì)Q取絕對(duì)值后除以2%再四舍五入后恢復(fù)取絕對(duì)值之前的 正負(fù)號(hào)，得到Vx值，然后整個(gè)運(yùn)算器等待下一個(gè)啟動(dòng)信號(hào)。
【文檔編號(hào)】G06F7/48GK104391674SQ201410564585
【公開日】2015年3月4日 申請(qǐng)日期:2014年10月22日 優(yōu)先權(quán)日:2014年10月22日
【發(fā)明者】林偉, 魏欣, 王秀廣, 李波 申請(qǐng)人:積成電子股份有限公司