一種外圍元件的選擇電路的制作方法
【專利摘要】本發(fā)明提供一種外圍元件的選擇電路，至少包括：控制信號(hào)產(chǎn)生電路，連接于所述控制信號(hào)產(chǎn)生電路，用于產(chǎn)生串行信號(hào)的串行信號(hào)產(chǎn)生電路、以及連接于所述串行信號(hào)產(chǎn)生電路，用于控制外圍元件的若干個(gè)片選電路。本發(fā)明的外圍元件的選擇電路利用串行信號(hào)實(shí)現(xiàn)處理器外圍元件的片選，可以用較少的管腳實(shí)現(xiàn)多個(gè)外圍元件的片選；在外圍元件較多且距離處理器較遠(yuǎn)時(shí)，片選信號(hào)線占用的電路板的面積相對(duì)較小。本發(fā)明的外圍元件的選擇電路解決了處理器管腳有限的問題，避免片選信號(hào)占用過多管腳；同時(shí)減少片選信號(hào)線在電路板上占用的面積，節(jié)約電路板面積，節(jié)約成本，利于嵌入式系統(tǒng)的集成。
【專利說(shuō)明】一種外圍元件的選擇電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及嵌入式系統(tǒng)領(lǐng)域，特別是涉及一種外圍元件的選擇電路。

【背景技術(shù)】
[0002] 中央處理器（CPU, Central Processing Unit)是一塊超大規(guī)模的集成電路，是一 臺(tái)計(jì)算機(jī)的運(yùn)算核心和控制核心。主要包括運(yùn)算器（ALU，Arithmetic and Logic Unit)和 控制器（⑶，Control Unit)兩大部件。此外，還包括若干個(gè)寄存器和高速緩沖存儲(chǔ)器及實(shí) 現(xiàn)它們之間聯(lián)系的數(shù)據(jù)、控制及狀態(tài)的總線。中央處理器與內(nèi)部存儲(chǔ)器和輸入/輸出設(shè)備 合稱為電子計(jì)算機(jī)三大核心部件，沒有內(nèi)部存儲(chǔ)器和基本輸入輸出，中央處理器是無(wú)法單 獨(dú)運(yùn)行的。所以中央處理器必須與其外圍元件（內(nèi)部存儲(chǔ)器、輸入/輸出設(shè)備）連接一起 構(gòu)成計(jì)算機(jī)硬件系統(tǒng)。
[0003] 中央處理器的外圍元件并不是同時(shí)使用的，例如內(nèi)部存儲(chǔ)器包括多個(gè)存儲(chǔ)模塊， 而中央處理器存儲(chǔ)數(shù)據(jù)時(shí)僅是對(duì)某個(gè)存儲(chǔ)模塊中的某個(gè)存儲(chǔ)單元進(jìn)行，因此只需選中需要 進(jìn)行存儲(chǔ)的模塊即可，其余模塊處于等待狀態(tài)，可有效節(jié)省能源。
[0004] 目前，處理器對(duì)外圍兀件的片選多米用一個(gè)片選信號(hào)控制一個(gè)兀件的方式。如圖 1所示為現(xiàn)有技術(shù)中處理器對(duì)外圍元件片選的電路1，處理器11的片選管腳CS1?CSn分 別連接至η個(gè)元件12以控制各元件的片選。在元件12數(shù)量比較多的時(shí)候，這種連接方式 就會(huì)帶來(lái)以下兩個(gè)問題：1、處理器11的管腳有限，片選信號(hào)越多，其占用的管腳數(shù)量也多， 也就會(huì)影響其他信號(hào)的輸出；2、元件12越多，片選信號(hào)越多，用于傳輸這些片選信號(hào)的信 號(hào)線越多、越長(zhǎng)，這些信號(hào)線將占用較大的電路板面積，造成電路板資源的浪費(fèi)，也不利于 嵌入式系統(tǒng)的集成。
[0005] 因此，如何尋找一種新的處理器外圍元件的片選方案，用較少的管腳實(shí)現(xiàn)多個(gè)外 圍元件的片選；同時(shí)，在外圍元件較多且距離處理器較遠(yuǎn)時(shí)，占用的電路板的面積相對(duì)較 ?。灰殉蔀楸绢I(lǐng)域的技術(shù)人員亟待解決的問題之一。


【發(fā)明內(nèi)容】

[0006] 鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種外圍元件的選擇電 路，用于解決現(xiàn)有技術(shù)中處理器輸出一個(gè)片選信號(hào)控制一個(gè)外圍元件，導(dǎo)致要求較多的片 選信號(hào)端口，以及處理器與外圍元件之間的連接線占用較大電路板面積的問題。
[0007] 為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種外圍元件的選擇電路，所述外 圍元件的選擇電路至少包括：
[0008] 控制信號(hào)產(chǎn)生電路，串行信號(hào)產(chǎn)生電路、以及用于控制外圍元件的若干個(gè)片選電 路；
[0009] 所述控制信號(hào)產(chǎn)生電路輸出各外圍元件的控制信號(hào)；
[0010] 所述串行信號(hào)產(chǎn)生電路連接于所述控制信號(hào)產(chǎn)生電路，用于將所述控制信號(hào)產(chǎn)生 電路輸出的控制信號(hào)串行輸出； toon] 各片選電路連接于所述串行信號(hào)產(chǎn)生電路，用于對(duì)所述串行信號(hào)產(chǎn)生電路輸出的 串行信號(hào)進(jìn)行處理，產(chǎn)生各外圍元件的片選信號(hào)。
[0012] 優(yōu)選地，所述控制信號(hào)產(chǎn)生電路為處理器。
[0013] 更優(yōu)選地，所述片選電路的時(shí)鐘信號(hào)由所述處理器產(chǎn)生。
[0014] 優(yōu)選地，所述串行信號(hào)產(chǎn)生電路可以通過所述控制信號(hào)產(chǎn)生電路的內(nèi)部電路實(shí) 現(xiàn)，也可以通過所述控制信號(hào)產(chǎn)生電路的外部電路實(shí)現(xiàn)。
[0015] 優(yōu)選地，所述片選電路包括串并轉(zhuǎn)換器及連接于所述串并轉(zhuǎn)換器的譯碼器，所述 串并轉(zhuǎn)換器將所述串行信號(hào)產(chǎn)生電路輸出的串行信號(hào)轉(zhuǎn)換為并行信號(hào)輸出，所述譯碼器對(duì) 所述串并轉(zhuǎn)換器輸出的并行信號(hào)進(jìn)行譯碼后輸出所述片選信號(hào)。
[0016] 更優(yōu)選地，所述串并轉(zhuǎn)換器為移位寄存器。
[0017] 更優(yōu)選地，所述譯碼器由非門、或非門、與門以及觸發(fā)器構(gòu)成。
[0018] 優(yōu)選地，所述片選電路及所述外圍元件的數(shù)量各不少于3個(gè)。
[0019] 如上所述，本發(fā)明的外圍元件的選擇電路，具有以下有益效果：
[0020] 本發(fā)明的外圍元件的選擇電路利用串行信號(hào)實(shí)現(xiàn)處理器外圍元件的片選，可以用 較少的管腳實(shí)現(xiàn)多個(gè)外圍元件的片選；在外圍元件較多且距離處理器較遠(yuǎn)時(shí)，片選信號(hào)線 占用的電路板的面積相對(duì)較小。本發(fā)明的外圍元件的選擇電路解決了處理器管腳有限的問 題，避免片選信號(hào)占用過多管腳；同時(shí)減少片選信號(hào)線在電路板上占用的面積，節(jié)約電路板 面積，節(jié)約成本，利于嵌入式系統(tǒng)的集成。

【專利附圖】

【附圖說(shuō)明】
[0021] 圖1顯示為現(xiàn)有技術(shù)中的處理器對(duì)外圍元件片選的電路示意圖。
[0022] 圖2顯示為本發(fā)明的外圍元件的選擇電路原理示意圖。
[0023] 圖3顯示為本發(fā)明的外圍元件的選擇電路實(shí)施例示意圖。
[0024] 圖4顯示為本發(fā)明的外圍元件的選擇電路中片選電路的具體實(shí)施例示意圖。
[0025] 圖5顯示為本發(fā)明的外圍元件的選擇電路中的譯碼器的波形示意圖。
[0026] 元件標(biāo)號(hào)說(shuō)明
[0027] 1 處理器對(duì)外圍元件片選的電路
[0028] 11 處理器
[0029] 12 元件
[0030] 2 外圍元件的選擇電路
[0031] 21 控制信號(hào)產(chǎn)生電路
[0032] 211 處理器
[0033] 22 串行信號(hào)產(chǎn)生電路
[0034] 231 第一片選電路
[0035] 2311 第一串并轉(zhuǎn)換器
[0036] 2312 第一譯碼器
[0037] 2312a 第一非門
[0038] 2312b 第二非門
[0039] 2：312c第三非門
[0040] 2312d第四非門
[0041] 2312e第五非門
[0042] 2312f第六非門
[0043] 2312g第一或非門
[0044] 2312h第二或非門
[0045] 2312?第三或非門
[0046] 2312j第四或非門
[0047] 2312k 第一與門
[0048] 23121 第二與門
[0049] 2312m J-K 觸發(fā)器
[0050] 232 第二片選電路
[0051] 2321 第二串并轉(zhuǎn)換器
[0052] 2322 第二譯碼器
[0053] 233 第三片選電路
[0054] 2331 第三串并轉(zhuǎn)換器
[0055] 2332 第三譯碼器
[0056] 241 第一外圍元件
[0057] 242 第二外圍元件
[0058] 243 第三外圍元件
[0059] CS1?CSn 片選管腳
[0060] sig 串行信號(hào)
[0061] elk 時(shí)鐘信號(hào)
[0062] Ctrl 控制信號(hào)
[0063] ql?q8 串并轉(zhuǎn)換器輸出的并行信號(hào)

【具體實(shí)施方式】
[0064] 以下通過特定的具體實(shí)例說(shuō)明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說(shuō)明書 所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過另外不同的具體實(shí) 施方式加以實(shí)施或應(yīng)用，本說(shuō)明書中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒有背離 本發(fā)明的精神下進(jìn)行各種修飾或改變。
[0065] 請(qǐng)參閱圖2?圖5。需要說(shuō)明的是，本實(shí)施例中所提供的圖示僅以示意方式說(shuō)明 本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù) 目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其 組件布局型態(tài)也可能更為復(fù)雜。
[0066] 如圖2所示為本發(fā)明提供的外圍元件的選擇電路原理圖，所述外圍元件的選擇電 路2包括：控制信號(hào)產(chǎn)生電路21，串行信號(hào)產(chǎn)生電路22、以及用于控制外圍元件的若干個(gè)片 選電路。
[0067] 所述控制信號(hào)產(chǎn)生電路21輸出各外圍元件的控制信號(hào)。
[0068] 所述串行信號(hào)產(chǎn)生電路22連接于所述控制信號(hào)產(chǎn)生電路21，用于將所述控制信 號(hào)產(chǎn)生電路21輸出的控制信號(hào)串行輸出。
[0069] 各片選電路連接于所述串行信號(hào)產(chǎn)生電路22,用于對(duì)所述串行信號(hào)產(chǎn)生電路22 輸出的串行信號(hào)進(jìn)行處理，產(chǎn)生各外圍元件的片選信號(hào)。
[0070] 各外圍元件分別連接于各片選電路，分別接受各片選電路輸出的片選信號(hào)，當(dāng)所 述片選信號(hào)有效時(shí)，對(duì)應(yīng)的外圍元件工作，當(dāng)所述片選信號(hào)無(wú)效時(shí)，對(duì)應(yīng)的外圍元件不工 作。
[0071] 本發(fā)明的外圍元件的選擇電路利用串行信號(hào)實(shí)現(xiàn)處理器外圍元件的片選，可以用 較少的管腳實(shí)現(xiàn)多個(gè)外圍元件的片選；同時(shí)，片選信號(hào)線占用的電路板的面積相對(duì)較小。
[0072] 具體地，如圖3所示，本發(fā)明提供一種外圍元件的選擇電路2,所述外圍元件的選 擇電路2至少包括控制信號(hào)產(chǎn)生電路21，串行信號(hào)產(chǎn)生電路22、以及用于控制外圍元件的 若干個(gè)片選電路。
[0073] 如圖3所示，在本實(shí)施例中，所述控制信號(hào)產(chǎn)生電路21為處理器211。所述處理器 211的串行信號(hào)輸出端輸出的信號(hào)即為控制各外圍元件的串行信號(hào)sig，所述處理器211還 產(chǎn)生時(shí)鐘信號(hào)elk及控制信號(hào)Ctrl，用于控制各片選電路。
[0074] 所述串行信號(hào)產(chǎn)生電路22可以通過所述控制信號(hào)產(chǎn)生電路21的內(nèi)部電路實(shí)現(xiàn)， 也可以通過所述控制信號(hào)產(chǎn)生電路21的外部電路實(shí)現(xiàn)。如圖3所示，所述串行信號(hào)產(chǎn)生電 路22通過所述處理器211的內(nèi)部電路實(shí)現(xiàn)，這樣可有效利用所述處理器211內(nèi)部的器件， 進(jìn)一步提1?電路板的利用率，提1?集成度。
[0075] 所述片選電路及所述外圍元件的數(shù)量各不少于3個(gè)，如圖3所示，在本實(shí)施例中， 所述片選電路的數(shù)量為3個(gè)，分別為第一片選電路231、第二片選電路232及第三片選電路 233,連接于所述處理器211 ;所述外圍元件的數(shù)量為3個(gè)，分別為第一外圍元件241、第二 外圍元件242及第三外圍元件243 ;各片選電路與各外圍元件一一對(duì)應(yīng)，所述第一外圍元件 241連接于所述第一片選電路231、所述第二外圍元件242連接于所述第二片選電路232、所 述第三外圍元件243連接于所述第三片選電路233。
[0076] 所述片選電路包括串并轉(zhuǎn)換器及連接于所述串并轉(zhuǎn)換器的譯碼器。如圖3所示， 在本實(shí)施例中，所述第一片選電路231包括第一串并轉(zhuǎn)換器2311及連接于所述第一串并轉(zhuǎn) 換器2311的第一譯碼器2312,所述第一串并轉(zhuǎn)換器2311將所述串行信號(hào)產(chǎn)生電路22輸出 的串行信號(hào)轉(zhuǎn)換為并行信號(hào)輸出，所述第一譯碼器2312對(duì)所述第一串并轉(zhuǎn)換器2311輸出 的并行信號(hào)按照編碼規(guī)則進(jìn)行譯碼后輸出所述片選信號(hào)給所述第一外圍元件241，以控制 所述第一外圍元件241選中或禁止選中。同樣地，所述第二片選電路232包括第二串并轉(zhuǎn) 換器2321及連接于所述第二串并轉(zhuǎn)換器2321的第二譯碼器2322 ;所述第三片選電路233 包括第三串并轉(zhuǎn)換器2331及連接于所述第三串并轉(zhuǎn)換器2331的第三譯碼器2332。
[0077] 更具體地，如圖4所示，在本實(shí)施例中，所述第一片選電路231包括第一串并轉(zhuǎn)換 器2311及第一譯碼器2312。所述第一串并轉(zhuǎn)換器2311為移位寄存器，受所述時(shí)鐘信號(hào) elk及所述控制信號(hào)Ctrl的控制，將串行的8位串行信號(hào)sig通過移位寄存器后輸出8位 并行信號(hào)給所述第一譯碼器2312。所述第一譯碼器2312由非門、或非門、與門以及觸發(fā)器 構(gòu)成，非門、或非門、與門根據(jù)一定的邏輯關(guān)系連接后連接至觸發(fā)器。如圖4所示，在本實(shí)施 例中，第一或非門2312g的第二輸入端及第四輸入端分別連接第一非門2312a及第二非門 2312b，所述第二或非門2312h的第二輸入端及第四輸入端分別連接第三非門2312c及第四 非門2312d，第一與門2312k分別連接所述第一或非門2312g及所述第二或非門2312h的 輸出端，并將輸出信號(hào)連接于J-K觸發(fā)器2312m的J端；第三或非門2312i的第二輸入端 及連接第五非門2312e，第四或非門2312j的第二輸入端及連接第六非門2312f，第二與門 23121分別連接所述第三或非門2312i及所述第四或非門2312j的輸出端，并將輸出信號(hào)連 接于所述J-K觸發(fā)器2312m的k端；所述J-K觸發(fā)器2312m受所述處理器211輸出的時(shí)鐘 信號(hào)elk及控制信號(hào)Ctrl的控制，最終將8位并行信號(hào)轉(zhuǎn)換成片選信號(hào)從所述J-K觸發(fā)器 2312m的Q端輸出。
[0078] 如圖4所示，在本實(shí)施例中，僅以所述第一片選電路為例，其他片選電路結(jié)構(gòu)類 似，在此不一一贅述。
[0079] 各外圍元件分別連接于各片選電路，分別接受各片選電路輸出的片選信號(hào)，當(dāng)所 述片選信號(hào)有效時(shí)，對(duì)應(yīng)的外圍元件工作，當(dāng)所述片選信號(hào)無(wú)效時(shí)，對(duì)應(yīng)的外圍元件不工 作。在本實(shí)施例中，片選信號(hào)跳變?yōu)榈碗娖綍r(shí)選中外圍元件，片選信號(hào)跳變?yōu)楦唠娖綍r(shí)禁止 選中。
[0080] 工作原理如下：
[0081] 系統(tǒng)啟動(dòng)后，所述處理器211先進(jìn)行初始化工作：將所述控制信號(hào)Ctrl置低，相應(yīng) 地使所述移位寄存器及所述J-K觸發(fā)器2312m的輸出為低。隨后將所述控制信號(hào)Ctrl置 高，并發(fā)送所述串行信號(hào)sig，根據(jù)所述串行信號(hào)sig實(shí)現(xiàn)所述第一外圍元件241的選中或 解除選中。在本實(shí)施例中，當(dāng)所述串行信號(hào)sig為10101010時(shí)，所述譯碼器輸出信號(hào)為高， 所述第一外圍元件241禁止選中；當(dāng)所述串行信號(hào)sig為00100010時(shí)，所述譯碼器輸出信 號(hào)為低，所述第一外圍元件241選中。
[0082] 如圖5所示，在1. 13ms處，所述處理器211發(fā)送串行信號(hào)10101010，經(jīng)過8個(gè)所述 時(shí)鐘信號(hào)elk的上升沿后，所述移位寄存器將所述串行信號(hào)sig轉(zhuǎn)換成并行信號(hào)從所述移 位寄存器的q8?ql端輸出。如圖4所示，q8?ql輸出的并行信號(hào)一路經(jīng)過所述第一非 門2312a、所述第二非門2312b、所述第三非門2312c及所述第四非門2312d后分別輸出至 所述第一或非門2312g及所述第二或非門2312h的輸入端，所述第一或非門2312g及所述 第二或非門2312h的輸入信號(hào)全低，則由或非門的性質(zhì)可知，所述第一或非門2312g及所述 第二或非門2312h的輸出信號(hào)均為高，所述第一與門2312k的輸入信號(hào)全高，則所述第一與 門2312k輸出高信號(hào)給所述J-K觸發(fā)器2312m的J端；同理，q8?ql輸出的并行信號(hào)另一 路經(jīng)過所述第五非門2312e及所述第六非門2312f后分別輸出至所述第三或非門2312i及 所述第四或非門2312j的輸入端，所述第三或非門2312i及所述第四或非門2312j的輸入 信號(hào)不全低，則由或非門的性質(zhì)可知，所述第三或非門2312i及所述第四或非門2312j的輸 出信號(hào)均為低，所述第二與門23121的輸入信號(hào)全低，貝U所述第二與門23121低信號(hào)將輸出 至所述J-K觸發(fā)器2312M的K端；如圖5所示，當(dāng)所述J-K觸發(fā)器2312m的J端為高，K端 為低時(shí)，輸出的第一片選信號(hào)為高信號(hào)，所述第一外圍元件241禁止選中。
[0083] 如圖5所示，在2. 83ms處，所述處理器211發(fā)送串行信號(hào)00100010,經(jīng)過8個(gè)所述 時(shí)鐘信號(hào)elk的上升沿后，所述移位寄存器將所述串行信號(hào)sig轉(zhuǎn)換成并行信號(hào)從所述移 位寄存器的q8?ql端輸出。如圖4所示，q8?ql輸出的并行信號(hào)一路經(jīng)過所述第一非門 2312a、所述第二非門2312b、所述第三非門2312c及所述第四非門2312d后分別輸出至所述 第一或非門2312g及所述第二或非門2312h的輸入端，所述第一或非門2312g及所述第二 或非門2312h的輸入信號(hào)不全低，則由或非門的性質(zhì)可知，所述第一或非門2312g及所述第 二或非門2312h的輸出信號(hào)均為低，所述第一與門2312k的輸入信號(hào)全低，則所述第一與門 2312k將低信號(hào)輸出至所述J-K觸發(fā)器2312m的J端；同理，q8?ql輸出的并行信號(hào)另一 路經(jīng)過所述第五非門2312e及所述第六非門2312f后分別輸出至所述第三或非門2312i及 所述第四或非門2312j的輸入端，所述第三或非門2312i及所述第四或非門2312j的輸入 信號(hào)全低，則由或非門的性質(zhì)可知，所述第三或非門2312i及所述第四或非門2312j的輸出 信號(hào)均為高，所述第二與門23121的輸入信號(hào)全高，則所述第二與門23121輸出高信號(hào)給所 述J-K觸發(fā)器2312m的K端；如圖5所示，當(dāng)所述J-K觸發(fā)器2312m的J端為低，K端為高 時(shí)，輸出第一片選信號(hào)為低信號(hào)，所述第一外圍兀件241選中。
[0084] 當(dāng)所述處理器211發(fā)送其他串行信號(hào)sig時(shí)，所述J-K觸發(fā)器2312m的J端和K 端都為低電平，其輸出保持不變。
[0085] 本發(fā)明的外圍元件的選擇電路利用串行信號(hào)實(shí)現(xiàn)處理器外圍元件的片選，可以用 較少的管腳實(shí)現(xiàn)多個(gè)外圍元件的片選；在外圍元件較多且距離處理器較遠(yuǎn)時(shí)，片選信號(hào)線 占用的電路板的面積相對(duì)較小。如圖2所示，在本實(shí)施例中，通過1個(gè)管腳連接1根信號(hào)線 實(shí)現(xiàn)3個(gè)外圍元件的片選，而傳統(tǒng)片選方式則需要3個(gè)管腳連接3根信號(hào)線實(shí)現(xiàn)3個(gè)外圍 元件的片選，本發(fā)明的外圍元件的選擇電路有效減少2個(gè)管腳的使用，同時(shí)減少2根信號(hào)線 的排布，外圍元件的數(shù)量越多，本發(fā)明的外圍元件的選擇電路的優(yōu)勢(shì)也就越大。本發(fā)明的外 圍元件的選擇電路解決了處理器管腳有限的問題，避免片選信號(hào)占用過多管腳；同時(shí)減少 片選信號(hào)線在電路板上占用的面積，節(jié)約電路板面積，節(jié)約成本，利于嵌入式系統(tǒng)的集成。 [0086] 綜上所述，本發(fā)明提供一種外圍元件的選擇電路，所述外圍元件的選擇電路至少 包括：控制信號(hào)產(chǎn)生電路，串行信號(hào)產(chǎn)生電路、多個(gè)片選電路以及多個(gè)外圍元件；所述控制 信號(hào)產(chǎn)生電路輸出各外圍元件的控制信號(hào)；所述串行信號(hào)產(chǎn)生電路連接于所述控制信號(hào)產(chǎn) 生電路，用于將所述控制信號(hào)產(chǎn)生電路輸出的控制信號(hào)串行輸出；各片選電路連接于所述 串行信號(hào)產(chǎn)生電路，用于對(duì)所述串行信號(hào)產(chǎn)生電路輸出的串行信號(hào)進(jìn)行處理，產(chǎn)生各外圍 元件的片選信號(hào)；各外圍元件分別連接于各片選電路，分別接受各片選電路輸出的片選信 號(hào)，當(dāng)所述片選信號(hào)有效時(shí)，對(duì)應(yīng)的外圍元件工作，當(dāng)所述片選信號(hào)無(wú)效時(shí)，對(duì)應(yīng)的外圍元 件不工作。本發(fā)明的外圍元件的選擇電路利用串行信號(hào)實(shí)現(xiàn)處理器外圍元件的片選，可以 用較少的管腳實(shí)現(xiàn)多個(gè)外圍元件的片選；在外圍元件較多且距離處理器較遠(yuǎn)時(shí)，片選信號(hào) 線占用的電路板的面積相對(duì)較小。本發(fā)明的外圍元件的選擇電路解決了處理器管腳有限的 問題，避免片選信號(hào)占用過多管腳；同時(shí)減少片選信號(hào)線在電路板上占用的面積，節(jié)約電路 板面積，節(jié)約成本，利于嵌入式系統(tǒng)的集成。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺 點(diǎn)而具高度產(chǎn)業(yè)利用價(jià)值。
[0087] 上述實(shí)施例僅例示性說(shuō)明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟 悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因 此，舉凡所屬【技術(shù)領(lǐng)域】中具有通常知識(shí)者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完 成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。
【權(quán)利要求】
1. 一種外圍元件的選擇電路，其特征在于，所述外圍元件的選擇電路至少包括： 控制信號(hào)產(chǎn)生電路，串行信號(hào)產(chǎn)生電路、以及用于控制外圍元件的若干個(gè)片選電路； 所述控制信號(hào)產(chǎn)生電路輸出各外圍元件的控制信號(hào)； 所述串行信號(hào)產(chǎn)生電路連接于所述控制信號(hào)產(chǎn)生電路，用于將所述控制信號(hào)產(chǎn)生電路 輸出的控制信號(hào)串行輸出； 各片選電路連接于所述串行信號(hào)產(chǎn)生電路，用于對(duì)所述串行信號(hào)產(chǎn)生電路輸出的串行 信號(hào)進(jìn)行處理，產(chǎn)生各外圍元件的片選信號(hào)。
2. 根據(jù)權(quán)利要求1所述的外圍元件的選擇電路，其特征在于：所述控制信號(hào)產(chǎn)生電路 為處理器。
3. 根據(jù)權(quán)利要求2所述的外圍元件的選擇電路，其特征在于：所述片選電路的時(shí)鐘信 號(hào)由所述處理器產(chǎn)生。
4. 根據(jù)權(quán)利要求1所述的外圍元件的選擇電路，其特征在于：所述串行信號(hào)產(chǎn)生電路 可以通過所述控制信號(hào)產(chǎn)生電路的內(nèi)部電路實(shí)現(xiàn)，也可以通過所述控制信號(hào)產(chǎn)生電路的外 部電路實(shí)現(xiàn)。
5. 根據(jù)權(quán)利要求1所述的外圍元件的選擇電路，其特征在于：所述片選電路包括串并 轉(zhuǎn)換器及連接于所述串并轉(zhuǎn)換器的譯碼器，所述串并轉(zhuǎn)換器將所述串行信號(hào)產(chǎn)生電路輸出 的串行信號(hào)轉(zhuǎn)換為并行信號(hào)輸出，所述譯碼器對(duì)所述串并轉(zhuǎn)換器輸出的并行信號(hào)進(jìn)行譯碼 后輸出所述片選信號(hào)。
6. 根據(jù)權(quán)利要求5所述的外圍元件的選擇電路，其特征在于：所述串并轉(zhuǎn)換器為移位 寄存器。
7. 根據(jù)權(quán)利要求5所述的外圍元件的選擇電路，其特征在于：所述譯碼器由非門、或非 門、與門以及觸發(fā)器構(gòu)成。
8. 根據(jù)權(quán)利要求1所述的外圍元件的選擇電路，其特征在于：所述片選電路及所述外 圍元件的數(shù)量各不少于3個(gè)。
【文檔編號(hào)】G06F13/40GK104156337SQ201410412256
【公開日】2014年11月19日 申請(qǐng)日期:2014年8月20日 優(yōu)先權(quán)日:2014年8月20日
【發(fā)明者】童子磊, 張富平, 魏建明, 張波, 李丹, 馬皛源 申請(qǐng)人:中國(guó)科學(xué)院上海高等研究院