基于格密碼體系的多項(xiàng)式模乘協(xié)處理器的制造方法
【專利摘要】一種基于格密碼體系的多項(xiàng)式模乘協(xié)處理器，包括有第一寄存器堆、第二寄存器堆、第三寄存器堆和第四寄存器堆，以及：輸入端連接第三寄存器堆、第四寄存器堆和模乘逆元運(yùn)算單元輸出端的多路選擇器；分別連接多路選擇器和地址映射表的輸入寄存器堆；分別連接輸入寄存器堆和第一寄存器堆的輸出端的取模運(yùn)算下的快速傅里葉變換模塊；輸入端連接取模運(yùn)算下的快速傅里葉變換模塊的輸出端，輸出端連接多路分配器的輸出寄存器堆；多路分配器的輸出端分別連接輸出端和模乘單元，模乘單元的輸出端連接模乘逆元運(yùn)算單元；地址映射表的輸入端連接第二寄存器堆。本發(fā)明使用FPGA平臺(tái)做硬件設(shè)計(jì)，實(shí)現(xiàn)了基于格密碼體系的多項(xiàng)式模乘協(xié)處理器。
【專利說明】基于格密碼體系的多項(xiàng)式模乘協(xié)處理器

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種多項(xiàng)式模乘協(xié)處理器。特別是涉及一種基于格密碼體系的多項(xiàng)式 模乘協(xié)處理器。

【背景技術(shù)】
[0002] 公鑰密碼體制是保障電子商務(wù)、電子政務(wù)中信息安全的主要手段?；诖笳麛?shù)因 子分解和離散對(duì)數(shù)困難問題構(gòu)造公鑰密碼體制是目前主流的公鑰密碼體制，如：RSA密碼 體制。但這些密碼體制中都包含復(fù)雜的數(shù)學(xué)運(yùn)算，仍制約著這些公鑰密碼體制的發(fā)展，如： 橢圓曲線密碼體制、雙線性對(duì)密碼體制。另外大整數(shù)因子分解和離散對(duì)數(shù)問題已經(jīng)被證明 不能抵御量子攻擊和亞指數(shù)攻擊。因此必須尋求更加高效、安全的公鑰密碼體制，1996年 Ajtai開創(chuàng)性地提出了基于最差情況下格問題的困難假設(shè)構(gòu)造密碼方案的可能性，為構(gòu)造 新型的公鑰密碼體制提供了一條嶄新的思路。
[0003] -個(gè)η維格是Rn上的離散加法子群?；诟駱?gòu)造的密碼方案是建立在某個(gè)格問 題的困難假設(shè)基礎(chǔ)上的，其中最基本的困難問題是最短向量問題SVP，從目前的研究和實(shí)驗(yàn) 結(jié)果，可推測(cè)不存在求解近似因子為多項(xiàng)式的多項(xiàng)式時(shí)間算法和多項(xiàng)式時(shí)間量子算法。


【發(fā)明內(nèi)容】

[0004] 本發(fā)明所要解決的技術(shù)問題是，提供一種能夠大大提升多項(xiàng)式乘法的效率，解決 基于格運(yùn)算的加密方案可行性問題的基于格密碼體系的多項(xiàng)式模乘協(xié)處理器。
[0005] 本發(fā)明所采用的技術(shù)方案是：一種基于格密碼體系的多項(xiàng)式模乘協(xié)處理器，包括 有分別與第一至第四輸入接口對(duì)應(yīng)相連的用于存儲(chǔ)單位根向量的第一寄存器堆，用于存儲(chǔ) 地址映射向量的第二寄存器堆，用于分別存儲(chǔ)多項(xiàng)式系數(shù)向量的第三寄存器堆和第四寄存 器堆，還設(shè)置有：
[0006] 多路選擇器，所述多路選擇器的輸入端分別連接用于存儲(chǔ)多項(xiàng)式系數(shù)向量的第三 寄存器堆和第四寄存器堆的輸出端，以及連接模乘逆元運(yùn)算單元的輸出端；
[0007] 輸入寄存器堆，分別連接多路選擇器和地址映射表，根據(jù)地址映射表重新對(duì)從所 述多路選擇器輸入進(jìn)來的向量進(jìn)行排序，并存儲(chǔ)；
[0008] 取模運(yùn)算下的快速傅里葉變換模塊，分別連接所述的輸入寄存器堆的輸出端，以 及用于存儲(chǔ)單位根向量的第一寄存器堆的輸出端，進(jìn)行快速傅里葉變換；
[0009] 輸出寄存器堆，所述輸出寄存器堆的輸入端連接所述取模運(yùn)算下的快速傅里葉變 換模塊的輸出端，輸出寄存器堆的輸出端連接多路分配器；
[0010] 多路分配器，所述多路分配器將取模運(yùn)算下的快速傅里葉變換模塊變換之后的結(jié) 果送到輸出端，或者送入模乘單元；
[0011] 模乘單元，所述的取模運(yùn)算下的快速傅里葉變換模塊變換之后的結(jié)果在模乘單元 內(nèi)首先通過乘法器進(jìn)行乘法運(yùn)算，再將乘法運(yùn)算的結(jié)果經(jīng)約減器進(jìn)行約減運(yùn)算；
[0012] 模乘逆元運(yùn)算單元，所述模乘逆元運(yùn)算單元將經(jīng)模乘單元模乘運(yùn)算得到的結(jié)果進(jìn) 行模乘逆元運(yùn)算后送入所述的多路選擇器；
[0013] 地址映射表，所述的地址映射表的輸入端連接所述用于存儲(chǔ)地址映射向量的第二 寄存器堆，并還與所述的輸入寄存器堆雙向連接。
[0014] 所述的取模運(yùn)算下的快速傅里葉變換模塊中為了達(dá)到有限域下的運(yùn)算要求，w值 為素?cái)?shù)q的d次單位根，蝶形單元中的所有加法和乘法全部都是模加和模乘運(yùn)算，w與q值 之間的關(guān)系有：w d = -lmod q。
[0015] 所述的取模運(yùn)算下的快速傅里葉變換模塊中是采用基于格密碼體系的快速傅里 葉變換算法，具體如下：

【權(quán)利要求】
1. 一種基于格密碼體系的多項(xiàng)式模乘協(xié)處理器，包括有分別與第一至第四輸入接口 (Fi、F 2、F3、F4)對(duì)應(yīng)相連的用于存儲(chǔ)單位根向量的第一寄存器堆（W)，用于存儲(chǔ)地址映射向 量的第二寄存器堆（D)，用于分別存儲(chǔ)多項(xiàng)式系數(shù)向量的第三寄存器堆（A)和第四寄存器 堆（B)，其特征在于，還設(shè)置有： 多路選擇器（2)，所述多路選擇器（2)的輸入端分別連接用于存儲(chǔ)多項(xiàng)式系數(shù)向量的 第三寄存器堆（A)和第四寄存器堆（B)的輸出端，以及連接模乘逆元運(yùn)算單元（6)的輸出 端； 輸入寄存器堆（X)，分別連接多路選擇器（2)和地址映射表（3)，根據(jù)地址映射表（3) 重新對(duì)從所述多路選擇器（2)輸入進(jìn)來的向量進(jìn)行排序，并存儲(chǔ)； 取模運(yùn)算下的快速傅里葉變換模塊（1)，分別連接所述的輸入寄存器堆（X)的輸出端， 以及用于存儲(chǔ)單位根向量的第一寄存器堆（W)的輸出端，進(jìn)行快速傅里葉變換； 輸出寄存器堆（Y)，所述輸出寄存器堆（Y)的輸入端連接所述取模運(yùn)算下的快速傅里 葉變換模塊（1)的輸出端，輸出寄存器堆（Y)的輸出端連接多路分配器（4); 多路分配器（4)，所述多路分配器（4)將取模運(yùn)算下的快速傅里葉變換模塊（1)變換之 后的結(jié)果送到輸出端（C)，或者送入模乘單元（5); 模乘單元（5)，所述的取模運(yùn)算下的快速傅里葉變換模塊（1)變換之后的結(jié)果在模乘 單元（5)內(nèi)首先通過乘法器（51)進(jìn)行乘法運(yùn)算，再將乘法運(yùn)算的結(jié)果經(jīng)約減器（52)進(jìn)行 約減運(yùn)算； 模乘逆元運(yùn)算單元（6)，所述模乘逆元運(yùn)算單元（6)將經(jīng)模乘單元（5)模乘運(yùn)算得到的 結(jié)果進(jìn)行模乘逆元運(yùn)算后送入所述的多路選擇器（2); 地址映射表（3)，所述的地址映射表（3)的輸入端連接所述用于存儲(chǔ)地址映射向量的 第二寄存器堆（D)，并還與所述的輸入寄存器堆（X)雙向連接。
2. 根據(jù)權(quán)利要求1所述的基于格密碼體系的多項(xiàng)式模乘協(xié)處理器，其特征在于，所述 的取模運(yùn)算下的快速傅里葉變換模塊（1)中為了達(dá)到有限域下的運(yùn)算要求，《值為素?cái)?shù)q的 d次單位根，蝶形單元中的所有加法和乘法全部都是模加和模乘運(yùn)算，w與q值之間的關(guān)系 有：wd = -lmod q〇
3. 根據(jù)權(quán)利要求1所述的基于格密碼體系的多項(xiàng)式模乘協(xié)處理器，其特征在于，所述 的取模運(yùn)算下的快速傅里葉變換模塊（1)中是采用基于格密碼體系的快速傅里葉變換算 法，具體如下：
9 ：x[j] = y[j]； 所述的輸入和輸出的每一個(gè)元素所代表的都是多項(xiàng)式系數(shù)，d代表多項(xiàng)式的維數(shù)，而η 所代表的是基于格密碼體系的快速傅里葉變換的級(jí)數(shù)。
4. 根據(jù)權(quán)利要求3所述的基于格密碼體系的多項(xiàng)式模乘協(xié)處理器，其特征在于，由于 FPGA平臺(tái)上的硬件資源是有限的，所以不能做到每一級(jí)蝶形運(yùn)算同時(shí)并行執(zhí)行，因此調(diào)整 其中k的取值，分為k彡5和k〈5兩種情況，就能夠?qū)崿F(xiàn)8路或16路蝶形運(yùn)算的并行計(jì)算。
5. 根據(jù)權(quán)利要求1所述的基于格密碼體系的多項(xiàng)式模乘協(xié)處理器，其特征在于，所述 的地址映射表（3)是采用如下算法生成：
6. 根據(jù)權(quán)利要求1所述的基于格密碼體系的多項(xiàng)式模乘協(xié)處理器，其特征在于，所述 的模乘逆元運(yùn)算單元（6)中的模乘逆元運(yùn)算，是對(duì)經(jīng)模乘單元（5)模乘運(yùn)算得到的結(jié)果（c) 模乘逆元3316的結(jié)果進(jìn)行取模運(yùn)算，其中，逆元的取值為256^1110(133290
7. 根據(jù)權(quán)利要求1所述的基于格密碼體系的多項(xiàng)式模乘協(xié)處理器，其特征在于，所述 的模乘單元（5)的乘法器（51)是直接調(diào)用FPGA中的IP核生成。
8. 根據(jù)權(quán)利要求1所述的基于格密碼體系的多項(xiàng)式模乘協(xié)處理器，其特征在于，所述 的模乘單元（5)的約減器（52)是基于梅森數(shù)的快速模約減算法，將模數(shù)轉(zhuǎn)化為梅森數(shù)，p =f (2k)，其中模數(shù)的位寬為X，需要模約減的整數(shù)W的位寬為2x，W的表示形式轉(zhuǎn)化為W = Σ jWg#，使用線性反饋移位寄存器的方式，推導(dǎo)生成數(shù)值％與各位數(shù)之間的參數(shù)對(duì)照表。
【文檔編號(hào)】G06F7/523GK104065478SQ201410274011
【公開日】2014年9月24日 申請(qǐng)日期:2014年6月18日 優(yōu)先權(quán)日:2014年6月18日
【發(fā)明者】郭煒, 劉緒隆, 魏繼增 申請(qǐng)人:天津大學(xué)