用于數(shù)據(jù)總線的考慮串擾的解碼的制作方法
【專利摘要】本申請公開了用于數(shù)據(jù)總線的考慮串擾的解碼。本文中描述了用于解碼編碼的數(shù)據(jù)的技術(shù)。根據(jù)本技術(shù)的設(shè)備的示例包括耦合到多個信號線路的接收信令模塊。所述接收信令模塊包括接收機以接收在總線的多個信號線路上的多個編碼的線路電壓或電流，其中所述多個編碼的電壓中的每一個對應(yīng)于數(shù)據(jù)的加權(quán)和。所述信令模塊包括比較器以確定在單位時間間隔處的每一個線路的電壓水平并且將所述電壓水平轉(zhuǎn)換為數(shù)字值。所述信令模塊包括將所述數(shù)字值與數(shù)字比特流相關(guān)聯(lián)的查找表。
【專利說明】用于數(shù)據(jù)總線的考慮串擾的解碼

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明一般地涉及用于減小計算設(shè)備中的信號線路之間的串擾的技術(shù)。更具體 地，本發(fā)明描述了減小數(shù)據(jù)總線的信號線路之間的串擾的解碼技術(shù)。

【背景技術(shù)】
[0002] 現(xiàn)代計算設(shè)備繼續(xù)在更小的設(shè)備底座內(nèi)包括不斷增長的數(shù)目的組件。由于底座體 積減小，組件之間的數(shù)據(jù)總線的路由密度增加，其引起了數(shù)據(jù)總線的信號線路之間的串擾 噪聲的相應(yīng)的增加。串擾趨向于降低總線性能，其趨向于限制數(shù)據(jù)總線可以成功地在組件 之間轉(zhuǎn)移數(shù)據(jù)的數(shù)據(jù)速率。減小數(shù)據(jù)總線中的串擾的一種方式是增加信號線路間距，其限 制了可以達到的小型化的程度。
[0003] 附圖簡要說明
[0004] 圖1是具有減小串擾的信令模塊的計算系統(tǒng)的示例的框圖。
[0005] 圖2是示出總線的驅(qū)動和接收端處的信令模塊對的示例的框圖。
[0006] 圖3是編碼器使用的編碼過程的圖。
[0007] 圖4是N輸入編碼器使用的編碼矩陣W，其中N對應(yīng)于該編碼器控制的信號線路的 數(shù)目。
[0008] 圖5是解碼器使用的解碼過程的圖。
[0009] 圖6是N輸入編碼器使用的解碼矩陣I，其中N對應(yīng)于耦合到該解碼器的信號線路 的數(shù)目。
[0010] 圖7是包括比較器和查找表的解碼器的框圖。
[0011] 圖8是用于給定信號線路的比較器的圖。
[0012] 圖9表示了用來轉(zhuǎn)換從比較器提供的數(shù)字值并恢復(fù)數(shù)字數(shù)據(jù)的查找表。
[0013] 圖10是概述用于解碼編碼信號的方法的過程過程流程圖。
[0014] 詳細說明
[0015] 本文中公開的主題涉及用于在數(shù)字系統(tǒng)的組件之間傳送信息的信令技術(shù)，例如， 主板上的存儲器總線。組件中的每一個可以包括具有編碼塊的輸入/輸出（I/O)發(fā)射機以 及具有解碼塊的I/O接收機。組件之間被發(fā)送的信號被編碼和解碼，以使串擾的負面影響 被移除或明顯地減小，并且信號質(zhì)量被增強。本文中公開的信令技術(shù)提供了在封裝、印刷電 路板（PCB)、多芯片模塊（MCM)和多芯片封裝（MCP)上的路由密度和總線速度的顯著提高。 增加路由密度和總線速度使得更多的功能能夠被設(shè)計到更小的體積中，并且?guī)椭龠M根據(jù) 摩爾定律的計算機性能的增長。
[0016] 在下面的說明書和權(quán)利要求中，可以使用術(shù)語"耦合"和"連接"以及它們的衍生 詞。應(yīng)被理解的是這些術(shù)語并非意在作為彼此的同義詞。相反地，在特定實施例中，"連接" 可以被用來表示兩個或多個元件互相之間是直接物理或電聯(lián)系的。"耦合"可以表示兩個或 多個元件互相之間是直接物理或電聯(lián)系的。然而，"耦合"也可以表示兩個或多個元件互相 之間不是直接聯(lián)系的，但還是互相之間協(xié)作或者交互。
[0017] 圖1是具有減小串擾的信令模塊的計算系統(tǒng)100的示例的框圖。計算系統(tǒng)100可 以是，例如，移動電話、膝上型計算機、超極本、臺式計算機、服務(wù)器或平板計算機等。計算系 統(tǒng)100可以包括適于執(zhí)行存儲的指令的處理器102,以及存儲可由處理器102執(zhí)行的指令的 存儲器設(shè)備104。處理器102可以是單核處理器、多核處理器、計算簇或任何數(shù)目的其他配 置。處理器102可以被實施為復(fù)雜指令集計算機（CSIC)或精簡指令集計算機（RSIC)處理 器、x86指令集可計算處理器、多核或任何其他微處理器或中央處理單元（CPU)。在一些實 施例中，處理器102包括雙核處理器、雙核移動處理器等。
[0018] 存儲器設(shè)備104可以包括隨機存取存儲器（例如，SRAM、DRAM、零電容器RAM、 S0N0S、eDRAM、ED0 RAM、DDR RAM、RRAM、PRAM等）、只讀存儲器（例如，屏蔽R0M、PR0M、EPR0M、 EEPR0M等）、閃存或任何其他合適的存儲器系統(tǒng)。存儲器設(shè)備104可以被用來存儲計算機 可讀指令，當被處理器執(zhí)行時，該計算機可讀指令指導(dǎo)處理器完成根據(jù)本文中描述的實施 例的多種操作。
[0019] 計算系統(tǒng)100還可以包括處理計算機產(chǎn)生的圖形的圖形處理器106。圖形處理器 106被配置為處理涉及將被送到顯示器（沒有被示出）的圖形的生成的存儲器。顯示器可 以是計算系統(tǒng)1〇〇的內(nèi)置組件，外部地被連接到計算系統(tǒng)1〇〇。計算系統(tǒng)1〇〇還可以包括被 用來連接和控制附加I/O設(shè)備（沒有被示出）的I/O中樞108,例如網(wǎng)絡(luò)接口控制器、存儲 器存儲設(shè)備、用戶輸入設(shè)備等。被耦合到I/O中樞108的I/O設(shè)備可以是計算系統(tǒng)100的 內(nèi)置組件，或者可以是外部地被連接到計算系統(tǒng)100的設(shè)備。
[0020] 計算系統(tǒng)100還可以包括操控處理器102、存儲器104、圖形處理器106和I/O中 樞110之間的通信的存儲器控制器中樞110。計算系統(tǒng)100的多個組件之間的通信可以在 多種數(shù)據(jù)總線上實現(xiàn)。例如，圖形處理器106可以通過圖形總線112被耦合到存儲器控制 器110。存儲器104可以通過存儲器總線114被耦合到存儲器控制器110。處理器102和 存儲器控制器110之間的數(shù)據(jù)總線可以被稱作前側(cè)總線116。存儲器控制器110與I/O中 樞之間的數(shù)據(jù)總線可以被稱作內(nèi)部總線118。
[0021] 在一些實施例中，處理器102、圖形處理器106、存儲器設(shè)備104、存儲器控制器110 和I/O中樞108可以是耦合到主板的單獨的集成電路芯片。在一些實施例中，處理器102、 圖形處理器106、存儲器設(shè)備104、存儲器控制器110和I/O中樞108中的一個或多個可以 被包括在多芯片模塊（MCM)、多芯片封裝（MCP)或片上系統(tǒng)（S0C)中?；诰唧w實施的設(shè)計 考慮，總線112、114、116、118中的一個或多個的信號線路可以至少部分地被安排在一個或 多個電路板上。
[0022] 計算系統(tǒng)100還包括促使耦合到各自總線的組件之間的數(shù)字通信的信令模塊 120。每一信令模塊120接收數(shù)字數(shù)據(jù)并產(chǎn)生在多個總線的信號線路上傳播的信號。如下 面進一步解釋的，信號被發(fā)送信令模塊編碼，并被接收信令模塊以減小數(shù)據(jù)總線的信號線 路之間的串擾的影響的方式來解碼。各個信令模塊120可以被耦合到或被包括在計算設(shè)備 100的任何組件中，計算設(shè)備100在使用單端通信的數(shù)據(jù)總線上發(fā)送數(shù)據(jù)。例如，信令模塊 可以被包括在處理器102、圖形處理器106、存儲器設(shè)備104、存儲器控制器110和I/O中樞 108等之中。
[0023] 應(yīng)當理解圖1的框圖不意在表示計算系統(tǒng)100包括圖1中顯示的全部組件。相反 地，計算系統(tǒng)100可以包括更少的或圖1中沒有描述的額外組件。此外，組件可以被耦合到 根據(jù)任何合適的系統(tǒng)架構(gòu)的另一個組件，包括圖1中顯示的系統(tǒng)架構(gòu)或使用數(shù)據(jù)總線以促 成組件之間的單端通信的任何其他合適的系統(tǒng)架構(gòu)。例如，本技術(shù)的實施例還可以被實施 為任何合適的電子設(shè)備，包括超緊湊形狀因子設(shè)備，例如片上系統(tǒng)（SOC)和多芯片模塊。其 還可以被使用在計算機內(nèi)部或外部的被用來從一點到另一點攜帶數(shù)字信息的任何電纜上。 例如，本技術(shù)的實施例可以被用于連接磁盤驅(qū)動器。
[0024] 圖2是顯示總線的驅(qū)動和接收端處的信令模塊對的示例的框圖。特別地，圖2顯 示了通過包括N條信號線路的數(shù)據(jù)總線200可通信地耦合的兩個信令模塊120,此處N可以 是任何合適的數(shù)字，包括但不限于2、4、16、32、64或128。在一些實施例中，信號線路是被至 少部分地安排在電路板上的帶狀線路或微帶狀線路。在一些實施例中，信號線路是被至少 部分地設(shè)置在S0C、多芯片模塊或一個或多個電纜中。為了當前說明的目的，本文中信令模 塊120被稱作發(fā)送模塊202和接收模塊204。為了清楚起見，發(fā)送模塊202被顯示為包括發(fā) 送中使用的組件，同時接收模塊204被顯示為包括接收中使用的組件。但是，應(yīng)當理解，在 一些實施例中，每一個信令模塊120將包括用于通過數(shù)據(jù)總線發(fā)送和接收數(shù)據(jù)的組件。
[0025] 發(fā)送模塊202包括用于編碼將在總線200上被發(fā)送的數(shù)字比特流的一個或多個編 碼器206。編碼器206包括用于接收來自電子組件（沒有被示出）的數(shù)字編碼的數(shù)據(jù)的多 個數(shù)字輸入。到編碼器206的數(shù)字輸入在圖2中被稱作"數(shù)據(jù)A"到"數(shù)據(jù)N"。編碼器206 的輸出被耦合到多個發(fā)射機208,其每一個接收來自編碼器206的信號并且在其各自的信 號線路上發(fā)送相應(yīng)的信號。編碼器206以這樣的方式編碼在總線200上發(fā)送的數(shù)據(jù)，使得 串擾的負面影響被移除并且信號質(zhì)量被增強。例如，對應(yīng)于二進制數(shù)據(jù)的單個比特的比特 信息被提供給編碼器206并且被擴散在四個信號線路之間。這以多個方式幫助了最小化串 擾。例如，由于發(fā)送的信號的量級正被減小，信號線路之間的串擾的量級可以被減小。此外， 作為編碼過程的結(jié)果，在一些情況中，信號線路上攜帶的信號可以具有相反的極性，其引起 了信號線路中的一些之間的串擾清除。
[0026] 接收模塊204包括耦合到信號線路中的每一個的接收機210。每一個接收機210 接收由發(fā)送模塊202的各個發(fā)射機208發(fā)送的模擬信號并且提供輸入信號給各個解碼器 212。解碼器212解碼在數(shù)據(jù)總線200上發(fā)送的數(shù)據(jù)并且發(fā)送數(shù)字數(shù)據(jù)給接收電子組件（沒 有被示出）。接收模塊204的每一個解碼器212被與發(fā)送模塊206中的各個編碼器206相 配對。
[0027] 如圖2中顯示的，每一個編碼器206可以控制數(shù)據(jù)總線200的信號線路中的四個。 然而，在一些實施例中，每一個編碼器206可以控制任何合適的數(shù)目的信號線路，高達數(shù)據(jù) 總線200的信號線路的總數(shù)目。在一些實施例中，例如圖2中顯示的，數(shù)據(jù)總線200在多個 編碼器/解碼器配對之間被劃分。在一些實施例中，發(fā)送模塊包括單一的編碼器206并且 接收模塊包括單一的解碼器212。
[0028] 貫穿本說明書，可以參考作為參考點的節(jié)點，用于解釋本技術(shù)。具體地，節(jié)點A指 代發(fā)送模塊202的發(fā)射機208的輸出，節(jié)點B指代接收模塊204的接收機210的輸入，并且 節(jié)點C指代接收模塊204處的解碼器212的數(shù)字輸出。
[0029] 如上所解釋的，針對單一編碼器206的數(shù)字輸入（例如，數(shù)據(jù)A到數(shù)據(jù)D)被編碼， 以使來自相鄰信號線路的串擾成為在每一個信號線路上發(fā)送的信號的一部分。在一些實施 例中，編碼器206使用編碼矩陣以產(chǎn)生發(fā)送的線路信號，以使在特定信號線路上驅(qū)動的線 路信號是到編碼器206的所有數(shù)字輸入的加權(quán)和。在一些實施例中，信號是電壓信號，并且 編碼操作調(diào)整在每一個信號線路上的電壓波形，以使得一旦解碼，則來自相鄰線路的串擾 被移除。在一些實施例中，解碼器212使用解碼矩陣解碼接收到的線路信號，該解碼矩陣是 編碼矩陣的轉(zhuǎn)置或逆。
[0030] 圖3是編碼器使用的編碼過程的圖。具體地，圖3是四輸入編碼器（例如圖2的編 碼器206的一個）所使用的編碼過程的數(shù)學(xué)表示。圖3的圖形300顯示了多個數(shù)字輸入， 數(shù)據(jù)A到數(shù)據(jù)D，其與圖2中顯示的相同名字的四個數(shù)字輸入相對應(yīng)。圖3的圖形300還顯 示了多個輸出線路信號，被稱作線路1電壓和線路2電壓。線路1電壓代表了在圖2中被 稱作"線路1"的信號線路上驅(qū)動的電壓，線路2電壓代表了在圖2中被稱作"線路2"的信 號線路上驅(qū)動的電壓。應(yīng)當認識到四輸入編碼器還將包括線路3電壓和線路4電壓（沒有 被示出）。
[0031] 如圖3中所示的，編碼器可以包括加權(quán)邏輯和求和邏輯。在編碼器的輸入處，數(shù)據(jù) A到數(shù)據(jù)D是數(shù)字數(shù)據(jù)并包括二進制的電壓水平（例如，1和0)。對于每一個線路電壓，編 碼器根據(jù)特定的權(quán)重參數(shù)，Wy 302對四個數(shù)字輸入數(shù)據(jù)A到數(shù)據(jù)D中的每一個進行加權(quán)， 并且加權(quán)的輸入接著被求和器204累加。每一個求和器304的輸出被用來控制發(fā)射機以驅(qū) 動相應(yīng)的線路電壓。在編碼數(shù)字輸入的數(shù)字數(shù)據(jù)之后，線路電壓中的每一個將與被耦合到 編碼器的數(shù)字輸入的每一個的加權(quán)和成比例。
[0032] 如圖3中所示的，編碼操作基于來自受害者和干擾者線路的輸入數(shù)據(jù)信息的加權(quán) 和。在一些實施例中，加權(quán)值可以被直流常量所調(diào)整，以驅(qū)動信號到與特定驅(qū)動器電路設(shè)計 相兼容的線路上，或者消除負線路電壓。為了本發(fā)明的目的，術(shù)語"干擾者線路"指代串擾 噪聲的源，術(shù)語"受害者線路"指代串擾噪聲的接收者。編碼矩陣被構(gòu)建，以使得從干擾源 耦合到受害者線路的噪聲成為信號的一部分，從而移除串擾的負面貢獻。輸入數(shù)據(jù)信息可 以包含輸入二進制數(shù)據(jù)流（邏輯1和〇)或它們的預(yù)驅(qū)動電壓值。權(quán)重可以對于每一個 輸入是唯一的，并且可以針對每一個被考慮到的受害者線路是唯一的一組。下標i和j分 別地表示受害者線路數(shù)目和干擾源線路數(shù)目。
[0033] 圖3中顯示的過程可以被實現(xiàn)在任何合適的硬件中，包括邏輯電路、被配置為執(zhí) 行計算機可讀指令的一個或多個處理器等。此外，盡管圖3顯示了四輸入編碼器的圖形，相 同的技術(shù)可以被用在具有任何合適的數(shù)目數(shù)字輸入的編碼器中。
[0034] 圖4是N輸入編碼器使用的編碼矩陣W，其中N對應(yīng)于該編碼器控制的信號線路的 數(shù)目。編碼矩陣是用來編碼由編碼器接收到的數(shù)字數(shù)據(jù)的加權(quán)參數(shù)的矩陣。編碼矩陣的大 小將取決于編碼器控制的信號線路的數(shù)目。權(quán)重參數(shù)可以被指定，以使得編碼器控制的 信號線路中每一個之間的串擾將被減小，同時仍然確保作為輸入被提供給編碼器的數(shù)字數(shù) 據(jù)可以被解碼器重新產(chǎn)生。
[0035] 權(quán)重可以是有符號的實數(shù)或整數(shù)，并且被選擇以使串擾最小化并且沒有違反發(fā)射 機和接收機設(shè)備的電壓限制。當以矩陣形式被組合時，可以使用標準線性代數(shù)來編碼數(shù)據(jù)， 如公式1中所示。
[0036]

【權(quán)利要求】
1. 一種信令模塊，包括： 接收機，用于接收多個信號線路上的多個編碼的線路電壓或電流； 比較器，用于按照單位時間間隔確定所述多個信號線路中的每一個的信號水平并且將 所述信號水平中的每一個轉(zhuǎn)換為數(shù)字值；以及 查找表，用于基于所述數(shù)字值提供解碼器的多個數(shù)字輸出，其中所述多個數(shù)字輸出的 每一個輸出取決于在相同的單位時間間隔期間接收到的數(shù)字值的組合。
2. 如權(quán)利要求1所述的信令模塊，其特征在于，通過至少部分地基于編碼矩陣對多個 數(shù)字輸入中的每一個上接收到的數(shù)據(jù)進行加權(quán)，所述編碼的線路電壓或電流被編碼器編 碼。
3. 如權(quán)利要求2所述的信令模塊，其特征在于，所述編碼矩陣的任意兩列之間的點積 近似為零，所述編碼矩陣的每一列的平方和是非零的。
4. 如權(quán)利要求2所述的信令模塊，其特征在于，所述查找表基于編碼矩陣或編碼矩陣 的逆以及合適的直流（DC)偏置。
5. 如權(quán)利要求1所述的信令模塊，其特征在于，所述查找表被實現(xiàn)為多個數(shù)字邏輯電 路。
6. 如權(quán)利要求1所述的信令模塊，其特征在于，所述信令模塊被實現(xiàn)在使用軟件的數(shù) 子系統(tǒng)的中央處理單兀、微控制器、10中樞、芯片組、存儲器控制器中樞（MCH)的集成電路 芯片上。
7. 如權(quán)利要求6所述的信令模塊，其特征在于，所述集成電路芯片是圖形處理器。
8. -種電子設(shè)備，包括： 包括多個信號線路的總線； 被耦合到多個數(shù)字輸入的第一信令模塊，所述第一信令模塊用來編碼在所述多個數(shù)字 輸入處接收到的數(shù)據(jù)并在所述總線的所述多個信號線路上驅(qū)動信號，其中所述多個信號中 的每一個對應(yīng)于在所述多個數(shù)字輸入處接收到的數(shù)據(jù)的加權(quán)和；以及 被耦合到所述總線的所述多個信號線路的第二信令模塊，所述第二信令模塊用來解碼 在所述總線上接收到的多個信號并且生成相應(yīng)的多個數(shù)字輸出，其中所述多個數(shù)字輸出的 值等于所述多個數(shù)字輸入的值，所述第二信令模塊包括： 比較器，用于按照單位時間間隔確定所述多個信號線路中的每一個的信號水平并且將 所述信號水平中的每一個轉(zhuǎn)換為數(shù)字值；以及 查找表，用于基于所述數(shù)字值提供解碼器的多個數(shù)字輸出，其中所述多個數(shù)字輸出的 每一個輸出取決于在相同的單位時間間隔期間接收到的數(shù)字值的組合。
9. 如權(quán)利要求8所述的電子設(shè)備，其特征在于，所述第一信令模塊包括編碼器以編碼 所述數(shù)據(jù)，所述編碼器至少部分地基于編碼矩陣對在所述多個數(shù)字輸入中的每一個上接收 到的數(shù)據(jù)進行加權(quán)。
10. 如權(quán)利要求9所述的電子設(shè)備，其特征在于，所述編碼矩陣的任意兩列之間的點積 為零，所述編碼矩陣的每一列的平方和是非零的。
11. 如權(quán)利要求9所述的電子設(shè)備，其特征在于，所述查找表基于編碼矩陣或編碼矩陣 的逆以及直流（DC)偏置。
12. 如權(quán)利要求8所述的電子設(shè)備，其特征在于，所述查找表被實現(xiàn)為多個數(shù)字邏輯電 路。
13. 如權(quán)利要求8所述的電子設(shè)備，其特征在于，所述電子設(shè)備是平板PC、超極本、桌上 型計算機或服務(wù)器。
14. 如權(quán)利要求8所述的電子設(shè)備，其特征在于，所述電子設(shè)備是移動電話。
15. 如權(quán)利要求8所述的電子設(shè)備，其特征在于，所述總線的所述多個信號線路之間的 跡線到跡線間距是顯著小的以引入顯著的串擾噪聲。
16. 如權(quán)利要求8所述的電子設(shè)備，其特征在于，所述總線的帶寬密度大于約16千兆次 傳輸每秒每平方米。
17. -種電子設(shè)備，包括： 邏輯，用于接收多個信號線路上的多個編碼的線路電壓或電流； 邏輯，用于在采樣時間確定所述多個信號線路中的每一個的信號水平并且將所述信號 水平中的每一個轉(zhuǎn)換為數(shù)字值；以及 邏輯，用于基于所述數(shù)字值提供解碼器的多個數(shù)字輸出，其中所述多個數(shù)字輸出的每 一個輸出取決于在相同的采樣時間期間接收到的數(shù)字值的組合。
18. 如權(quán)利要求17所述的電子設(shè)備，其特征在于，所述編碼的線路電壓或電流從邏輯 被接收以至少部分地基于編碼矩陣對在多個數(shù)據(jù)輸入中的每一個上接收到的數(shù)據(jù)進行加 權(quán)。
19. 如權(quán)利要求18所述的電子設(shè)備，其特征在于，所述編碼矩陣的任意兩列之間的點 積近似為零，且所述編碼矩陣的每一列的平方和是非零的。
20. 如權(quán)利要求18所述的電子設(shè)備，其特征在于，所述用于提供所述編碼器的多個數(shù) 字輸出的邏輯基于所述編碼矩陣的逆。
21. 如權(quán)利要求18所述的電子設(shè)備，其特征在于，所述用于提供所述編碼器的多個數(shù) 字輸出的邏輯被實現(xiàn)為多個數(shù)字邏輯電路。
22. -種方法，包括： 接收多個信號線路上的多個編碼的線路電壓或電流； 按照單位時間間隔確定所述多個信號線路中的每一個的信號水平； 將所述信號水平中的每一個轉(zhuǎn)換為數(shù)字值；以及 基于所述數(shù)字值提供解碼器的多個數(shù)字輸出，其中所述多個數(shù)字輸出的每一個輸出取 決于在相同的單位時間間隔期間接收到的數(shù)字值的組合。
23. 如權(quán)利要求22所述的方法，其特征在于，通過至少部分地基于編碼矩陣對多個數(shù) 字輸入中的每一個上接收到的數(shù)據(jù)進行加權(quán)，所述編碼的線路電壓或電流被解碼器解碼。
24. 如權(quán)利要求23所述的方法，其特征在于，所述編碼矩陣的任意兩列之間的點積近 似為零，并且所述編碼矩陣的每一列的平方和是非零的。
25. 如權(quán)利要求23所述的方法，其特征在于，基于所述編碼矩陣或所述編碼矩陣的逆 來提供所述解碼器的多個數(shù)字輸出。
【文檔編號】G06F13/20GK104050119SQ201410216261
【公開日】2014年9月17日 申請日期:2014年3月17日 優(yōu)先權(quán)日:2013年3月15日
【發(fā)明者】O·B·歐陸瓦菲米, C·斯瑞拉瑪, S·H·霍爾, M·W·萊迪治, J·A·米克斯, P·G·休雷, E·J·懷特 申請人:英特爾公司