設(shè)計(jì)及仿真系統(tǒng)、裝置及方法
【專(zhuān)利摘要】一種設(shè)計(jì)及仿真系統(tǒng)、裝置及方法。其中的驗(yàn)證模塊包括多個(gè)場(chǎng)域可程序門(mén)陣列、高性能收發(fā)器以及儲(chǔ)存裝置，驗(yàn)證模塊用以對(duì)電子電路設(shè)計(jì)的時(shí)序和狀態(tài)進(jìn)行除錯(cuò)。各個(gè)場(chǎng)域可程序門(mén)陣列具有信號(hào)值壓縮電路以及千兆位收發(fā)器，以增加各個(gè)場(chǎng)域可程序門(mén)陣列的扇出。以太網(wǎng)絡(luò)套接字接口使遠(yuǎn)程軟件，可對(duì)處理器指令進(jìn)行除錯(cuò)。
【專(zhuān)利說(shuō)明】設(shè)計(jì)及仿真系統(tǒng)、裝置及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種設(shè)計(jì)及仿真系統(tǒng)、裝置及方法，特別涉及一種關(guān)于電子電路設(shè)計(jì)的自動(dòng)化和驗(yàn)證技術(shù)。特別地，本發(fā)明是關(guān)于電子電路設(shè)計(jì)的自動(dòng)化和驗(yàn)證技術(shù)，該電子電路設(shè)計(jì)的自動(dòng)化和驗(yàn)證技術(shù)特別適用于單芯片系統(tǒng)(System-on-a-chip, SoC)型電子電路。
【背景技術(shù)】
[0002]為了讓原型專(zhuān)用集成電路(Prototype Application Specific IntegratedCircuit)被制作為屏蔽式門(mén)陣列(Masked Gate Arrays)或標(biāo)準(zhǔn)組件(StandardCell),在慣例上，會(huì)運(yùn)用廠商如XiIinX和Altera,所提供的場(chǎng)域可程序門(mén)陣列(FieldProgrammable Gate Array, FPGA)裝置以進(jìn)行制作。然而，場(chǎng)域可程序門(mén)陣列裝置的引腳(Pin)有限，因此在對(duì)不正確的設(shè)計(jì)除錯(cuò)時(shí)，其引腳的限制會(huì)造成障礙。個(gè)體式的場(chǎng)域可程序門(mén)陣列，可通過(guò)嵌入式邏輯分析儀(Logic Analyzer)知識(shí)產(chǎn)權(quán)(IntellectualProperty, IP),以加強(qiáng)可觀測(cè)性(Observability),但是選路(Routing)和邏輯資源(LogicSource)的成本,會(huì)對(duì)可達(dá)成自動(dòng)布局選路(Placed and Routed)的用戶(hù)邏輯(User Logic)的數(shù)量，產(chǎn)生負(fù)面影響。另外，被進(jìn)行除錯(cuò)的單一個(gè)場(chǎng)域可程序門(mén)陣列，可以連接至一計(jì)算機(jī)主機(jī)，以通過(guò)計(jì)算機(jī)主機(jī)進(jìn)行控制和顯示；但是，兩個(gè)以上的場(chǎng)域可程序門(mén)陣列難以共同作業(yè)，并且難以連接至多個(gè)分離的計(jì)算機(jī)主機(jī)。
[0003]已知的場(chǎng)域可程序門(mén)陣列是用于原型(Prototype)的大型電子電路，以及用做于除錯(cuò)的方法和工具，該些除錯(cuò)的方法和工具用以對(duì)任一場(chǎng)域可程序門(mén)陣列上的信號(hào)除錯(cuò)。該些工具會(huì)向各個(gè)場(chǎng)域可程序門(mén)陣列，要求大量的選路和邏輯資源，使得該各個(gè)場(chǎng)域可程序門(mén)陣列不再適用于原型。
[0004]對(duì)一個(gè)復(fù)雜的、具備多個(gè)場(chǎng)域可程序門(mén)陣列的電子電路除錯(cuò)，會(huì)產(chǎn)生問(wèn)題。對(duì)一個(gè)需要多個(gè)場(chǎng)域可程序門(mén)陣列的原型，所具有的各個(gè)場(chǎng)域可程序門(mén)陣列進(jìn)行仿真，是可行的；但是對(duì)一個(gè)跨越了兩個(gè)場(chǎng)域可程序門(mén)陣列之間的邊界的問(wèn)題進(jìn)行解析，是非常困難的。另夕卜，已知的單一芯片的場(chǎng)域可程序門(mén)陣列的除錯(cuò)方案，皆無(wú)法等比例調(diào)整(Scale)。
[0005]第一代系統(tǒng)控制一場(chǎng)域可程序門(mén)陣列，用以編譯并傳送可被觀察的信號(hào)到外部引腳。但是，場(chǎng)域可程序門(mén)陣列內(nèi)的輸入和輸出的引腳，經(jīng)常被用作為邊界資源(BoundingResource),且功能塊(Functional Block)可能不完全適用于具有較少引腳的場(chǎng)域可程序門(mén)陣列。
[0006]第二代系統(tǒng)嵌入一簡(jiǎn)易的內(nèi)部邏輯分析儀，以引發(fā)一個(gè)簡(jiǎn)單的邏輯方程式，并傳遞一小型事件序列。在多個(gè)實(shí)際例子中，這種內(nèi)部邏輯分析儀被期許能發(fā)揮作用，但是其功效不如預(yù)期。
[0007]第三代系統(tǒng)結(jié)合了多個(gè)場(chǎng)域可程序門(mén)陣列，但只讓其中一個(gè)場(chǎng)域可程序門(mén)陣列可被探測(cè)。它只能對(duì)剛好發(fā)生在同一區(qū)域的設(shè)計(jì)之中的問(wèn)題，進(jìn)行除錯(cuò)。它無(wú)法對(duì)跨越了場(chǎng)域可程序門(mén)陣列的分區(qū)的問(wèn)題，進(jìn)行處理。[0008]最近，四種高性能收發(fā)器的機(jī)型已被導(dǎo)入，以解決不同的需求:ArtiX-7FPGAs的GTP機(jī)型(6.6Gb/s),在極低成本的組件中,提供主流低功耗連接性(Mainstream Low PowerConnectivity) ;Kintex_7 和 Virtex_7FPGAs 的 GTX 機(jī)型(12.5Gb/s)，提供成本效益(CostEffective)為 12.5Gb/s 的光學(xué)和背板的應(yīng)用；VirteX_7FPGAs 的 GTH 機(jī)型(13.1 Gb/s)，提供有線的光傳輸單元(Optical Transport Unit7OTU)里的增強(qiáng)型前向揪錯(cuò)機(jī)制(EnhancedForward Error Correction, EFEC),所需的25%開(kāi)銷(xiāo)(Overhead),并提供低功耗的高效能背板應(yīng)用；Virtex-7HT FPGAs的GTZ機(jī)型(28.05Gb/s)，啟用了帶寬為100-400G的應(yīng)用，該應(yīng)用可支持主要高速串聯(lián)(Major High-Speed Serial)和光通訊協(xié)議(Optical Protocol)。如同眾所周知的，ArtiX、KinteX以及VirteX，均為其各自所有者所擁有的商標(biāo)。該些商標(biāo)并非限定用于所舉例的市售的千兆位收發(fā)器(Gigabit Transceiver)上。在本發(fā)明里,千兆位收發(fā)器可以是任何上述物品或等效物品，其不受任何局限。
[0009]一個(gè)常規(guī)的場(chǎng)域可程序門(mén)陣列除錯(cuò)工具，被限制于只能對(duì)單一場(chǎng)域可程序門(mén)陣列內(nèi)的信號(hào)除錯(cuò)，常規(guī)的場(chǎng)域可程序門(mén)陣列除錯(cuò)工具亦會(huì)消耗資源，該些被消耗的資源會(huì)使得單一場(chǎng)域可程序門(mén)陣列內(nèi)的可被應(yīng)用的用戶(hù)邏輯量變少。這使得用戶(hù)邏輯的布局選路變得更加艱難，因?yàn)槌e(cuò)電路會(huì)消耗引腳、邏輯組件以及通訊頻道的資源。
[0010]以下為常規(guī)的設(shè)計(jì)流程的步驟:
[0011]1.常規(guī):設(shè)定用戶(hù)設(shè)計(jì)(User Design)
[0012]la.執(zhí)行起始設(shè)計(jì)入門(mén)(Initial Design Entry)
[0013]lb.執(zhí)行合成(Synthesis)以及布局選路
[0014]Ic.編程單一裝置和測(cè)試
[0015]2.常規(guī):設(shè)定常規(guī)的嵌入式邏輯分析儀
[0016]2a.創(chuàng)建需要可觀測(cè)性的信號(hào)文件
[0017]2b.選擇信號(hào)進(jìn)行分析
[0018]2c.設(shè)定信號(hào)、觸發(fā)器(trigger)、條件觸發(fā)器(conditional trigger)、分層觸發(fā)器(hierarchical trigger)
[0019]3.常規(guī):擷取、顯示，以及分析采樣信號(hào)值(Sample Signal Value)
[0020]3a.再次編程單一裝置和測(cè)試
[0021]3b.在連接的計(jì)算機(jī)主機(jī)上顯示采樣信號(hào)值
[0022]3c.分析數(shù)據(jù)，以解析該用戶(hù)設(shè)計(jì)的問(wèn)題。
[0023]因此，可以得知，需要一種方法來(lái)對(duì)一單芯片系統(tǒng)除錯(cuò)，該單芯片系統(tǒng)具備可在嵌入式處理器上執(zhí)行的軟件。特別地，其需解決的問(wèn)題是去觸發(fā)邏輯值，該邏輯值是被擷取而作為一信號(hào)序列組合(Combination of Signal Sequence)的結(jié)果,該信號(hào)序列組合的結(jié)果是應(yīng)用于多個(gè)場(chǎng)域可程序門(mén)陣列之間。

【發(fā)明內(nèi)容】

[0024]本發(fā)明的目的在于提供一種方法和系統(tǒng)，用以設(shè)計(jì)可重構(gòu)平臺(tái)以及仿真用戶(hù)設(shè)計(jì)。一驗(yàn)證模塊以及一接口被編譯至一場(chǎng)域可程序門(mén)陣列，接口連接至一用戶(hù)工作站。驗(yàn)證模塊可用以追蹤一信號(hào)，信號(hào)位于其他的場(chǎng)域可程序門(mén)陣列。一邏輯值通道的電路編譯至各個(gè)場(chǎng)域可程序門(mén)陣列，以啟用驗(yàn)證模塊，以觸發(fā)并捕獲其他場(chǎng)域可程序門(mén)陣列內(nèi)的邏輯值。本發(fā)明可被執(zhí)行于一平臺(tái)，該平臺(tái)具有內(nèi)存和多個(gè)場(chǎng)域可編程邏輯設(shè)備，例如可程序門(mén)陣列。在一實(shí)施例之中，多個(gè)場(chǎng)域可程序門(mén)陣列、高性能收發(fā)器以及儲(chǔ)存裝置(例如第三代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取內(nèi)存，Double-Data-Rate Three Synchronous DynamicRandom Access Memory, DDR3),會(huì)提供一驗(yàn)證模塊,驗(yàn)證模塊用以對(duì)一嵌入式處理器設(shè)計(jì)上的時(shí)序和型態(tài)進(jìn)行除錯(cuò)。信號(hào)值壓縮電路以及千兆位收發(fā)器被嵌入至各個(gè)場(chǎng)域可程序門(mén)陣列，以增加各個(gè)場(chǎng)域可程序門(mén)陣列的扇出。千兆位以太網(wǎng)絡(luò)套接字接口使遠(yuǎn)程軟件，可對(duì)處理器指令進(jìn)行除錯(cuò)。
[0025]根據(jù)本發(fā)明的一實(shí)施例，使用該用以對(duì)用戶(hù)設(shè)計(jì)進(jìn)行仿真以及除錯(cuò)的系統(tǒng)時(shí)，用戶(hù)會(huì)生成一個(gè)頂層模塊(Top-Level Module)，頂層模塊包含用戶(hù)設(shè)計(jì)。該用戶(hù)會(huì)將用戶(hù)設(shè)計(jì)合成并劃分至各個(gè)分區(qū)，分區(qū)可被執(zhí)行于其中一可編程邏輯設(shè)備。另外，各個(gè)可編程邏輯設(shè)備皆被分配一個(gè)數(shù)據(jù)值通道。藉由該數(shù)據(jù)值通道，各個(gè)分區(qū)可被完全得顯現(xiàn)在邏輯分析儀上，該邏輯分析儀可被驗(yàn)證模塊的可編程邏輯設(shè)備所執(zhí)行。分區(qū)和數(shù)據(jù)值通道電路是用以布局選路，并執(zhí)行于可編程邏輯設(shè)備。
[0026]根據(jù)本發(fā)明的一實(shí)施例，該系統(tǒng)可提供一系統(tǒng)除錯(cuò)工具，系統(tǒng)除錯(cuò)工具用以在運(yùn)作時(shí)間內(nèi)，對(duì)多個(gè)可編程邏輯設(shè)備內(nèi)或可編程邏輯設(shè)備之間的信號(hào)，進(jìn)行監(jiān)控和分析。系統(tǒng)除錯(cuò)工具可包括一場(chǎng)域可程序門(mén)陣列回讀工具(Read Back Tool)、一數(shù)據(jù)值通道，以及一內(nèi)部邏輯值分析工具。內(nèi)部邏輯分析儀包括一可編程邏輯設(shè)備，可編程邏輯設(shè)備被組態(tài)為一電路，該電路用以執(zhí)行一邏輯分析儀。
[0027]以下結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)描述，但不作為對(duì)本發(fā)明的限定。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0028]圖1是一單芯片系統(tǒng)分區(qū)邏輯模塊的方框圖；
[0029]圖2是一驗(yàn)證模塊的方框圖；
[0030]圖3是一結(jié)合了兩個(gè)模塊的系統(tǒng)示意圖；
[0031]圖4是一結(jié)合了兩個(gè)模塊于一單一印刷電路板的裝置的方框圖。
【具體實(shí)施方式】
[0032]現(xiàn)在請(qǐng)參考附圖描述的本發(fā)明的各個(gè)態(tài)樣的實(shí)施例。需理解的是，附圖僅作為根據(jù)實(shí)施例的態(tài)樣而呈現(xiàn)和示意，其不對(duì)本發(fā)明的范圍造成限制，附圖亦不是按照比例所繪制。
[0033]如圖1所示,在一實(shí)施例之中，一場(chǎng)域可程序門(mén)陣列(Field Programmable GateArray, FPGA) 311是一單芯片系統(tǒng)(System On Chip, SoC)分區(qū)邏輯模塊的組件,單芯片系統(tǒng)分區(qū)邏輯模塊通過(guò)一通道321而耦合至其他模塊。場(chǎng)域可程序門(mén)陣列311被組態(tài)，使得場(chǎng)域可程序門(mén)陣列311包括一用戶(hù)設(shè)計(jì)分區(qū)312以及一通道接口 313，電路信號(hào)值可從通道接口 313傳入或讀出。
[0034]在一實(shí)施例之中，如圖2所示，本發(fā)明包括一驗(yàn)證模塊380，驗(yàn)證模塊380耦合至一用戶(hù)工作站390，驗(yàn)證模塊380亦通過(guò)通道321、322而耦合至多個(gè)單芯片系統(tǒng)分區(qū)邏輯模塊。在一實(shí)施例之中，驗(yàn)證模塊380包括一儲(chǔ)存裝置389。驗(yàn)證模塊380包括一場(chǎng)域可程序門(mén)陣列381 ;場(chǎng)域可程序門(mén)陣列381被組態(tài)，以包括一邏輯分析儀382和至少一通道接口383,3840各個(gè)通道接口 383、384耦合至一通道321、322。
[0035]如圖3所不,在一實(shí)施例之中，一系統(tǒng)300包括多個(gè)場(chǎng)域可程序門(mén)陣列310、360,多個(gè)場(chǎng)域可程序門(mén)陣列310、360通過(guò)通道321、326而耦合至一驗(yàn)證模塊380，該驗(yàn)證模塊380依次耦合至一用戶(hù)工作站390。通道321、326的優(yōu)點(diǎn)是，其克服了可用的引腳(Pin)的數(shù)量的限制，引腳是用以在驗(yàn)證模塊380中傳輸信號(hào)到邏輯分析儀。
[0036]從圖4可得知，一單一印刷電路板可提供一場(chǎng)域可程序門(mén)陣列和一邏輯分析儀382，場(chǎng)域可程序門(mén)陣列是組態(tài)成一用戶(hù)設(shè)計(jì)分區(qū)312。用戶(hù)工作站390提供一圖形化用戶(hù)接口，以供一人類(lèi)用戶(hù)控制并操作一電子式可重組態(tài)原型系統(tǒng)400。通過(guò)圖形化用戶(hù)接口，用戶(hù)工作站390的用戶(hù)可以連接至一用戶(hù)設(shè)計(jì)(User Design)、選擇可觀測(cè)性(Observability)的信號(hào)，以及設(shè)置觸發(fā)器，以擷取數(shù)據(jù)并查看后續(xù)仿真的結(jié)果。用戶(hù)工作站390可被一工程工作站或一個(gè)人計(jì)算機(jī)所執(zhí)行運(yùn)用。在本實(shí)施例之中，用戶(hù)工作站390通過(guò)一工業(yè)標(biāo)準(zhǔn)通訊接口而向邏輯分析儀382通訊，工業(yè)標(biāo)準(zhǔn)通訊接口例如為USB、PC1、IEEE-1394 (firewire)或是其他工業(yè)標(biāo)準(zhǔn)連接總線。
[0037]本發(fā)明所舉例的較佳實(shí)施例如以下所述，但不局限于以下所述:
[0038]在一實(shí)施例中，一系統(tǒng)用以設(shè)計(jì)和仿真一嵌入式處理器設(shè)計(jì)。該系統(tǒng)包括一驗(yàn)證模塊和至少一單芯片系統(tǒng)(SoC)分區(qū)邏輯模塊。驗(yàn)證模塊包括一接口、至少一場(chǎng)域可編程邏輯設(shè)備、至少一通道接口和多個(gè)千兆位收發(fā)器(Gigabit Transceiver)。接口用以連接至一用戶(hù)工作站。至少一場(chǎng)域可編程邏輯設(shè)備組態(tài)為一常規(guī)的嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)(intellectual property, IP)電路說(shuō)明。通道接口用于傳輸一第一頻率(Clock)和一用戶(hù)信號(hào)壓縮(User Signal Compression)。至少一單芯片系統(tǒng)(SoC)分區(qū)邏輯模塊I禹合至驗(yàn)證模塊的至少一通道接口。各個(gè)單芯片系統(tǒng)分區(qū)邏輯模塊包括多個(gè)場(chǎng)域可編程邏輯設(shè)備和另外的至少一場(chǎng)域可編程邏輯設(shè)備。多個(gè)場(chǎng)域可編程邏輯設(shè)備是用以仿真一用戶(hù)設(shè)計(jì)；其中各個(gè)場(chǎng)域可編程邏輯設(shè)備包括一通道，通道包括一電路，電路耦合到至少一通道接口該通道接口用于傳輸一第二頻率和一用戶(hù)信號(hào)壓縮；藉此，分配給其中一場(chǎng)域可編程邏輯設(shè)備的其中一部分的用戶(hù)設(shè)計(jì)，可經(jīng)由多個(gè)千兆位收發(fā)器，而和分配給其他場(chǎng)域可編程邏輯設(shè)備的其他部分的用戶(hù)設(shè)計(jì)通訊。另外的至少一場(chǎng)域可編程邏輯設(shè)備是組態(tài)成一處理器，并耦合至各個(gè)其他場(chǎng)域可編程邏輯設(shè)備的該通道接口的該電路；藉此，可實(shí)時(shí)得監(jiān)控機(jī)板上的整體頻率(Global Clock)，監(jiān)控和顯示電壓、電流和溫度；藉由軟件設(shè)定外部1/0電壓，以及藉由軟件達(dá)成遠(yuǎn)程整體重置(Global Reset) 0
[0039]在一實(shí)施例之中，通道接口可包括一頻率信號(hào)控制器以及串化器/解串化器(SerDes)功能件。
[0040]在另一實(shí)施例之中，通道接口包括一頻率信號(hào)控制器以及一低電壓差分信號(hào)(Low-voltage differential signaling, LVDS)接口電路或千兆位收發(fā)器。
[0041]在一實(shí)施例的系統(tǒng)中，系統(tǒng)提供了通道接口的各個(gè)電路，用以對(duì)信號(hào)值和先前寫(xiě)入至儲(chǔ)存裝置的信號(hào)邏輯值進(jìn)行比較；以及用以寫(xiě)入新信號(hào)邏輯值至儲(chǔ)存裝置。
[0042]在另一實(shí)施例之中，當(dāng)信號(hào)值符合儲(chǔ)存裝置所儲(chǔ)存的信號(hào)邏輯值時(shí)，各個(gè)通道接口的電路對(duì)通道接口傳輸一地址，該地址是儲(chǔ)存了信號(hào)邏輯值的儲(chǔ)存裝置的地址。
[0043]在另一實(shí)施例之中，通道接口的各個(gè)電路傳輸一新信號(hào)值和一地址，該地址是儲(chǔ)存了新信號(hào)值的儲(chǔ)存裝置的地址。[0044]在一實(shí)施例之中，驗(yàn)證模塊更包括一儲(chǔ)存裝置，儲(chǔ)存裝置用以?xún)?chǔ)存用戶(hù)信號(hào)邏輯值壓縮(User Signal Logic Value Compression),儲(chǔ)存裝置通信得稱(chēng)合至一場(chǎng)域可編程邏輯設(shè)備，場(chǎng)域可編程邏輯設(shè)備包括一嵌入式邏輯分析儀。
[0045]在本發(fā)明的另一態(tài)樣中，一種裝置包括一印刷電路板。印刷電路板包括一接口、至少一場(chǎng)域可編程邏輯設(shè)備、至少一通道接口、其他的至少一場(chǎng)域可編程邏輯設(shè)備，以及另外的至少一場(chǎng)域可編程邏輯設(shè)備。接口用以連接至一用戶(hù)工作站。至少一場(chǎng)域可編程邏輯設(shè)備組態(tài)為一常規(guī)的嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)電路說(shuō)明。通道接口用于傳輸一第一頻率和一用戶(hù)信號(hào)壓縮。其他的至少一場(chǎng)域可編程邏輯設(shè)備用以仿真一用戶(hù)設(shè)計(jì)，其中各個(gè)場(chǎng)域可編程邏輯設(shè)備包括多個(gè)千兆位收發(fā)器、一千兆位以太網(wǎng)絡(luò)套接字接口和一通道。千兆位以太網(wǎng)絡(luò)套接字接口，用以進(jìn)行遠(yuǎn)程軟件除錯(cuò)。通道包括一電路，電路耦合到至少一通道接口，通道接口用于傳輸一第二頻率和一用戶(hù)信號(hào)壓縮；藉此，分配給其中一場(chǎng)域可編程邏輯設(shè)備的其中一部分的用戶(hù)設(shè)計(jì)，可以和分配給其他場(chǎng)域可編程邏輯設(shè)備的其他部分的用戶(hù)設(shè)計(jì)通訊。另外的至少一場(chǎng)域可編程邏輯設(shè)備，被組態(tài)成用以執(zhí)行一進(jìn)階精簡(jiǎn)指令集機(jī)器(Advanced RISC Machine, ARM)處理器的軟件指令。
[0046]在一實(shí)施例之中，嵌入式邏輯分析儀耦合至一電路，該電路用以由一儲(chǔ)存裝置，接收一用戶(hù)信號(hào)壓縮地址、讀取一信號(hào)值，以及傳送信號(hào)值到該用戶(hù)工作站或一遠(yuǎn)程除錯(cuò)件。
[0047]在另一實(shí)施例之中，其中當(dāng)信號(hào)值被預(yù)先儲(chǔ)存至一儲(chǔ)存裝置(例如DDR3裝置)時(shí)通道接口的電路傳遞一地址。
[0048]在本發(fā)明的另一態(tài)樣中，一方法用以驗(yàn)證一嵌入式處理器用戶(hù)設(shè)計(jì)的時(shí)序和狀態(tài)，該方法包括:步驟(i):提供一驗(yàn)證模塊；驗(yàn)證模塊包括一接口、至少一場(chǎng)域可編程邏輯設(shè)備和至少一通道接口 ；其中接口用以連接至一用戶(hù)工作站；至少一場(chǎng)域可編程邏輯設(shè)備組態(tài)為一常規(guī)的嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)電路說(shuō)明；通道接口用于傳輸一第一頻率和一用戶(hù)信號(hào)壓縮。步驟(ii):提供至少一單芯片系統(tǒng)分區(qū)邏輯模塊，至少一單芯片系統(tǒng)分區(qū)邏輯模塊耦合至驗(yàn)證模塊的通道接口，各個(gè)單芯片系統(tǒng)分區(qū)邏輯模塊包括多個(gè)場(chǎng)域可編程邏輯設(shè)備(Field Programmable Logic Device, FPLD)多個(gè)場(chǎng)域可編程邏輯設(shè)備用以仿真一用戶(hù)設(shè)計(jì)；其中各個(gè)場(chǎng)域可編程邏輯設(shè)備包括一通道，通道包括一電路，電路耦合至少一通道接口，該通道接口用于傳輸一第二頻率和一用戶(hù)信號(hào)壓縮。步驟(iii):藉由使用一計(jì)算機(jī)以生成一頂層模塊，頂層模塊包括用戶(hù)設(shè)計(jì)以及至少一嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)電路說(shuō)明。步驟(iv):藉由使用計(jì)算機(jī)，將用戶(hù)設(shè)計(jì)劃分為多個(gè)分區(qū)，各個(gè)分區(qū)分別用于組態(tài)至其中一場(chǎng)域可編程邏輯設(shè)備。步驟(V):藉由使用計(jì)算機(jī)，將電路分配至各個(gè)場(chǎng)域可編程邏輯設(shè)備，使電路連接至被組態(tài)至場(chǎng)域可編程邏輯設(shè)備的分區(qū)，藉此，分區(qū)可藉由計(jì)算機(jī)而和其他場(chǎng)域可編程邏輯設(shè)備的其他分區(qū)通訊。以及步驟(Vi):藉由使用計(jì)算機(jī)，將一電路分配至至少一場(chǎng)域可編程邏輯設(shè)備，該電路通過(guò)一千兆位以太網(wǎng)絡(luò)套接字接口，而傳遞和接收多個(gè)指令和多個(gè)信號(hào)邏輯值。
[0049]本方法改善地增加一步驟:藉由使用一計(jì)算機(jī)和一千兆位以太網(wǎng)絡(luò)套接字接口，以設(shè)置一多芯片連接方法。多芯片連接方法是用以對(duì)一原型除錯(cuò)和驗(yàn)證一處理器指令，該原型跨越多個(gè)芯片分界。
[0050]在一實(shí)施例之中，設(shè)置一多芯片連接方法包括:創(chuàng)造一信號(hào)文件，該信號(hào)文件需要可觀測(cè)性(Observability)。[0051]增加的步驟可包括:劃分該頂層模塊，以使至少一嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)電路說(shuō)明被劃分至驗(yàn)證模塊；藉此，通過(guò)使用一計(jì)算機(jī)，可使接口提供至少一觸發(fā)器，并使接口傳送至少一觸發(fā)器獲取的多個(gè)傳輸信號(hào)值。增加的步驟可包括:通過(guò)使用一計(jì)算機(jī)，將各個(gè)分區(qū)布局選路至一圖像文件案，該圖像文件案包括多個(gè)備用資源，且圖像文件案用以組態(tài)至其中一個(gè)可編程邏輯設(shè)備。一更佳的方法更增加以下步驟:選擇分析的信號(hào)；以及通過(guò)使用一計(jì)算機(jī)，選擇一最佳的通道壓縮技術(shù)。
[0052]通過(guò)使用一計(jì)算機(jī)，插入一儲(chǔ)存裝置輸入/輸出管理影像到圖像文件案，圖像文件案組包括嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)文件，嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)文件位于驗(yàn)證模塊，藉此，傳輸量和性能可被改善。
[0053]準(zhǔn)備進(jìn)行模擬時(shí)，需要在可編程邏輯設(shè)備內(nèi)，對(duì)圖像文件案執(zhí)行布局選路，以及將圖像文件案儲(chǔ)存至DDR3內(nèi)存處理器可執(zhí)行指令。
[0054]一較佳的方法更增加步驟如:a)儲(chǔ)存信號(hào)邏輯值至儲(chǔ)存裝置；b)對(duì)新信號(hào)值和儲(chǔ)存的信號(hào)邏輯值進(jìn)行比對(duì)；c)若是比對(duì)符合時(shí)，傳輸該儲(chǔ)存裝置的一地址；d)若是比對(duì)不符合，傳送一地址和信號(hào)值；以及e)由儲(chǔ)存裝置讀取信號(hào)值。
[0055]本發(fā)明的另一態(tài)樣的裝置包括多個(gè)場(chǎng)域可程序門(mén)陣列裝置，該多個(gè)場(chǎng)域可程序門(mén)陣列裝置通信得耦合并黏接至一印刷電路板。印刷電路板包括一接口、至少一場(chǎng)域可程序門(mén)陣列、至少一通道接口、其他的至少一場(chǎng)域可編程邏輯設(shè)備，以及另外的至少一通道接口。接口連接至一用戶(hù)工作站。至少一場(chǎng)域可編程邏輯設(shè)備組態(tài)為一常規(guī)的嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)電路說(shuō)明。通道接口用于傳輸一第一頻率和一用戶(hù)信號(hào)壓縮。其他的至少一場(chǎng)域可編程邏輯設(shè)備被組態(tài)為仿真全部或部分的用戶(hù)設(shè)計(jì)，其中各個(gè)場(chǎng)域可編程邏輯設(shè)備被分配到一電路，該電路耦合到至少一通道接口并用以傳輸用戶(hù)信號(hào)壓縮；藉由該電路，分配給其中一場(chǎng)域可編程邏輯設(shè)備的其中一部分的用戶(hù)設(shè)計(jì)，可以和分配給其他場(chǎng)域可編程邏輯設(shè)備的其他部分的該用戶(hù)設(shè)計(jì)通訊。另外的至少一通道接口用于傳輸一第二頻率和一用戶(hù)信號(hào)壓縮，其通信得耦合至嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)電路。
[0056]在另一實(shí)施例之中，本發(fā)明提供一驗(yàn)證模塊，該驗(yàn)證模塊耦合到至少一單芯片系統(tǒng)分區(qū)邏輯模塊，至少一單芯片系統(tǒng)分區(qū)邏輯模塊具有用戶(hù)邏輯。驗(yàn)證模塊如下所述:
[0057]驗(yàn)證模塊耦合到多個(gè)原型板，各個(gè)原型板包括輸入/輸出電路以及一場(chǎng)域可程序門(mén)陣列。驗(yàn)證模塊具有一場(chǎng)域可程序門(mén)陣列，場(chǎng)域可程序門(mén)陣列完全沒(méi)有用戶(hù)邏輯，場(chǎng)域可程序門(mén)陣列包括多個(gè)邏輯值通道電路，邏輯值通道電路連接至各個(gè)原型板。在一實(shí)施例之中，驗(yàn)證模塊更包括儲(chǔ)存電路和一接口電路，接口電路連接至一用戶(hù)工作站，用戶(hù)工作站用以控制操作并顯示結(jié)果。
[0058]驗(yàn)證模塊包括多個(gè)電路，以進(jìn)行觀察、觸發(fā)和儲(chǔ)存其他場(chǎng)域可程序門(mén)陣列內(nèi)的邏輯值。但是引腳不足會(huì)造成問(wèn)題。
[0059]—種解決方案是,藉由控制一多元調(diào)節(jié)器(multiplexor),以切換需要的接頭點(diǎn)(probe point),以對(duì)大量的輸出接頭分享場(chǎng)域可程序門(mén)陣列引腳。
[0060]另一種解決方案是使用低電壓差分信號(hào)(Low-voltage differentialsignaling,LVDS)驅(qū)動(dòng)器和接收器，以增加場(chǎng)域可程序門(mén)陣列之間的數(shù)據(jù)傳輸速率，以及傳輸多重位字(Multiple Bit Word)的邏輯值。另一種解決方案是使用串化器/解串化器(SerDes)技術(shù)，以將場(chǎng)域可程序門(mén)陣列內(nèi)的并聯(lián)總線改變?yōu)榇?lián)。一更佳的技術(shù)是，使用多個(gè)場(chǎng)域可程序門(mén)陣列之間的千兆位收發(fā)器。
[0061]另一種解決方案是，儲(chǔ)存位于到各個(gè)M4K位緩沖器(M4K Bit Buffer)，并在空閑時(shí)間或周期之間才進(jìn)行傳輸。本發(fā)明可以是操作裝置的一種方法，該方法包括:選擇一個(gè)選取框，選取框位在一影像化用戶(hù)接口上，其中該影像化用戶(hù)接口的探測(cè)，需要一指定的電子電路的緩存器傳遞語(yǔ)言(Register Transfer Language, RTL)說(shuō)明；從上述的緩存器傳遞語(yǔ)言說(shuō)明取出信號(hào)名稱(chēng)(Signal Name);藉由選擇內(nèi)部信號(hào)和模塊接口的分層目錄(Hierarchical Directory),指定信號(hào)名稱(chēng),該信號(hào)名稱(chēng)需要可觀測(cè)性；劃分位于多個(gè)場(chǎng)域可程序門(mén)陣列之間的電子電路；維護(hù)一參照索引(Cross Index)，該參照索引是多個(gè)場(chǎng)域可程序門(mén)陣列之間的內(nèi)部緩存器傳遞語(yǔ)言信號(hào)名稱(chēng)和信號(hào)的索引；插入邏輯信號(hào)接口和邏輯分析儀電路到設(shè)計(jì)說(shuō)明；起始化(Initiating) —緩存器傳遞語(yǔ)言的合成(Synthesis)至一閘等級(jí)網(wǎng)絡(luò)聯(lián)機(jī)表(Gate Level Netlist)，閘等級(jí)列表會(huì)維持選擇的信號(hào)名稱(chēng)，以供外部觀察；分配信號(hào)到各個(gè)現(xiàn)場(chǎng)域可程序門(mén)陣列的引腳，并分配到場(chǎng)域可程序門(mén)陣列之間的路由；以及對(duì)各個(gè)場(chǎng)域可程序門(mén)陣列進(jìn)行布局選路。
[0062]以下為在較佳實(shí)施例中，改善的設(shè)計(jì)流程的改善步驟:
[0063]1.常規(guī):設(shè)定用戶(hù)設(shè)計(jì)
[0064]Ia.執(zhí)行起始設(shè)計(jì)入門(mén)(Initial Design Entry)
[0065]lb.執(zhí)行合成(Synthesis)以及布局選路
[0066]Ic.編程單一裝置和測(cè)試
[0067]2.改良:設(shè)置多芯片連接方法，用以對(duì)原型除錯(cuò)
[0068]2a.創(chuàng)建需要可觀測(cè)性的信號(hào)文件
[0069]2a+1.改良:在多個(gè)芯片之中，劃分用戶(hù)設(shè)計(jì)以及常規(guī)的嵌入式邏輯分析儀
[0070]2a+i1.執(zhí)行合成，以及對(duì)各個(gè)場(chǎng)域可程序門(mén)陣列進(jìn)行布局選路
[0071]2b.選擇信號(hào)進(jìn)行分析
[0072]2b+ii1.改良:選擇最佳的通道壓縮技術(shù)
[0073]2c.設(shè)定信號(hào)、觸發(fā)器(trigger)、條件觸發(fā)器(conditional trigger)、分層觸發(fā)器(hierarchical trigger)
[0074]2c+iv.改良:插入一壓縮通道接口影像到各個(gè)編程文件
[0075]2c+v.改良:插入儲(chǔ)存裝置輸入/輸出管理影像到各個(gè)編程文件
[0076]3.改良:擷取、顯示，以及從多芯片原型分析樣本信號(hào)值
[0077]3a.再次編程單一裝置并測(cè)試
[0078]3a+v1.改良:編程多個(gè)裝置并測(cè)試
[0079]3a+vi1.改良:寫(xiě)入信號(hào)值至芯片外(off-chip)儲(chǔ)存器
[0080]3a+vii1.改良:對(duì)新信號(hào)值和儲(chǔ)存的信號(hào)值進(jìn)行比對(duì)
[0081]3a+ix.改良:傳遞信號(hào)值的芯片外儲(chǔ)存器的地址(僅在先前的信號(hào)值并未傳遞時(shí))
[0082]3a+x.改良:由芯片外儲(chǔ)存器讀取信號(hào)值
[0083]3b.在連接的用戶(hù)工作站上顯示采樣信號(hào)值
[0084]3c.分析數(shù)據(jù)，以解析該用戶(hù)設(shè)計(jì)的問(wèn)題。
[0085]本發(fā)明的一態(tài)樣可以理解為一系統(tǒng)，該系統(tǒng)用以設(shè)計(jì)和仿真用戶(hù)設(shè)計(jì)。該系統(tǒng)的一部分包括一驗(yàn)證模塊和至少一單芯片系統(tǒng)分區(qū)邏輯模塊。驗(yàn)證模塊包括一接口、至少一場(chǎng)域可編程邏輯設(shè)備和至少一通道接口。接口用以連接至一用戶(hù)工作站。至少一場(chǎng)域可編程邏輯設(shè)備組態(tài)為一常規(guī)的嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)電路說(shuō)明。通道接口用于傳輸一第一頻率和一用戶(hù)信號(hào)壓縮。但驗(yàn)證模塊不具有用戶(hù)設(shè)計(jì)邏輯。該設(shè)計(jì)已被劃分至分區(qū)邏輯模塊。至少一單芯片系統(tǒng)分區(qū)邏輯模塊耦合至該至少一通道接口 ；各個(gè)單芯片系統(tǒng)分區(qū)邏輯模塊包括多個(gè)場(chǎng)域可編程邏輯設(shè)備和另外的至少一通道接口。多個(gè)場(chǎng)域可編程邏輯設(shè)備，用以仿真一用戶(hù)設(shè)計(jì)，其中各個(gè)場(chǎng)域可編程邏輯設(shè)備被分配一電路，該電路耦合到至少一通道，藉由該通道，該場(chǎng)域可編程邏輯設(shè)備的分區(qū)可和其他場(chǎng)域可編程邏輯設(shè)備的其他分區(qū)通訊。另外的至少一通道接口用于傳輸一第二頻率和一用戶(hù)信號(hào)壓縮。其優(yōu)點(diǎn)在于，跨越數(shù)個(gè)場(chǎng)域可程序門(mén)陣列的分區(qū)，并不具有邏輯分析儀知識(shí)產(chǎn)權(quán)，藉此，布局選路會(huì)更為容易。邏輯分析儀所需的預(yù)先的布局選路資源，會(huì)減少可被除錯(cuò)的用戶(hù)設(shè)計(jì)的尺寸。
[0086]在一實(shí)施例之中，用于傳輸頻率和用戶(hù)信號(hào)壓縮的通道接口包括多個(gè)串化器/解串化器功能件。在一實(shí)施例之中，用于傳輸頻率和用戶(hù)信號(hào)壓縮的通道接口包括一低電壓差分信號(hào)接口電路。在一實(shí)施例之中，用于傳輸頻率和用戶(hù)信號(hào)壓縮的通道接口包括至少一信號(hào)多路轉(zhuǎn)換電路(Signal Multiplexor Circuit)。在一實(shí)施例之中，千兆位收發(fā)器提供跨芯片數(shù)據(jù)轉(zhuǎn)換(Interchip Data Transfer)。
[0087]在一實(shí)施例之中，用于傳輸頻率和用戶(hù)信號(hào)壓縮的通道接口包括一頻率信號(hào)控制器。
[0088]為了避免受到廠商供應(yīng)所限制，本發(fā)明的應(yīng)用整合了場(chǎng)域可編程邏輯設(shè)備和場(chǎng)域可程序門(mén)陣列及其等效替換物的用語(yǔ)。
[0089]在一實(shí)施例之中，驗(yàn)證模塊進(jìn)一步和一芯片外儲(chǔ)存器(Off-chip Storage)整合，該儲(chǔ)存器通訊得耦合到一場(chǎng)域可編程邏輯設(shè)備，該場(chǎng)域可編程邏輯設(shè)備具有一嵌入式邏輯分析儀。因此，信號(hào)值量會(huì)遠(yuǎn)大于可編程邏輯設(shè)備的內(nèi)部?jī)?chǔ)存器的可儲(chǔ)存量。且該儲(chǔ)存器的地址可被用于以非線性的方式，進(jìn)一步得壓縮數(shù)據(jù)傳輸。
[0090]驗(yàn)證模塊更包括:一芯片外儲(chǔ)存器輸入/輸出管理電路，以在電路板上進(jìn)行寫(xiě)入至儲(chǔ)存裝置，或由儲(chǔ)存裝置讀取。
[0091]如果用戶(hù)對(duì)儲(chǔ)存的信號(hào)值感興趣，信號(hào)值可被電路傳送，以便從芯片外儲(chǔ)存器讀取信號(hào)值，且信號(hào)值亦可被傳送到一用戶(hù)工作站以供觀看、比對(duì)和分析。
[0092]被設(shè)計(jì)用以有效率得傳輸數(shù)據(jù)值的一裝置，可包括一電路(或被指令組態(tài)的一處理器)，以判斷數(shù)據(jù)值是否和預(yù)先儲(chǔ)存至內(nèi)存內(nèi)的數(shù)值相同，以及判斷地址。當(dāng)一信號(hào)值曾被或?qū)⒁粌?chǔ)存至芯片外儲(chǔ)存器，且該芯片外儲(chǔ)存器位于上述的地址時(shí)，可利用一電路來(lái)傳輸該儲(chǔ)存器的地址。
[0093]本發(fā)明的另一態(tài)樣的方法，是用以功能性地評(píng)估一用戶(hù)設(shè)計(jì)，該方法包括:(i)提供一驗(yàn)證模塊，驗(yàn)證模塊包括一接口、至少一場(chǎng)域可編程邏輯設(shè)備和至少一通道接口。接口用以連接至一用戶(hù)工作站。至少一場(chǎng)域可編程邏輯設(shè)備組態(tài)為一常規(guī)的嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)電路說(shuō)明。通道接口用于傳輸一第一頻率和一用戶(hù)信號(hào)壓縮，且通道接口使驗(yàn)證模塊連接至所有的場(chǎng)域可程序門(mén)陣列，該些所有的場(chǎng)域可程序門(mén)陣列具有對(duì)驗(yàn)證有益的信號(hào)。該方法也包括:(ii)提供至少一單芯片系統(tǒng)分區(qū)邏輯模塊，至少一單芯片系統(tǒng)分區(qū)邏輯模塊耦合至一通道，該通道用以傳輸頻率和用戶(hù)信號(hào)壓縮。各個(gè)單芯片系統(tǒng)分區(qū)邏輯模塊包括多個(gè)場(chǎng)域可編程邏輯設(shè)備和至少一通道接口。多個(gè)場(chǎng)域可編程邏輯設(shè)備用以仿真用戶(hù)設(shè)計(jì)。通道接口用以傳輸?shù)诙l率以及用戶(hù)信號(hào)壓縮。
[0094]該方法更包括生成一頂層模塊，頂層模塊包括該用戶(hù)設(shè)計(jì)以及至少一嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)電路說(shuō)明；(iv)將用戶(hù)設(shè)計(jì)劃分為多個(gè)分區(qū)，各個(gè)分區(qū)分別用于組態(tài)至其中一場(chǎng)域可編程邏輯設(shè)備；以及(V)將至少一通道接口分配至分配各個(gè)可編程邏輯設(shè)備，藉由被組態(tài)至可編程邏輯設(shè)備的分區(qū)的至少一通道，該場(chǎng)域可編程邏輯設(shè)備的分區(qū)可和其他場(chǎng)域可編程邏輯設(shè)備的其他分區(qū)通訊。該些處理器或步驟，是通過(guò)自動(dòng)化計(jì)算機(jī)，從許多源文件中改造許多大型文件，以形成較少的中級(jí)文件，接著再次改造中級(jí)文件，以符合在多個(gè)場(chǎng)域可程序門(mén)陣列之中可獲得的資源。通過(guò)簡(jiǎn)單人工的方式，無(wú)法將來(lái)源文件改造成二進(jìn)制影像(Binary Image),該二進(jìn)制影像位于一編程文件中，用以控制一場(chǎng)域可程序門(mén)陣列內(nèi)的電路路徑。
[0095]劃分過(guò)程將設(shè)計(jì)拆散成用戶(hù)設(shè)計(jì)的多個(gè)分區(qū)，各個(gè)分區(qū)用以執(zhí)行于一單一場(chǎng)域可程序門(mén)陣列。在一實(shí)施例中，劃分指令引用一第三方劃分工具(Third Party PartitionTool) o由于互連方案(Interconnection Scheme)使用上述的數(shù)據(jù)值通道,劃分工具可根據(jù)一目標(biāo)，該目標(biāo)是最大限度得運(yùn)用場(chǎng)域可程序門(mén)陣列的容量，而進(jìn)行優(yōu)化劃分，該劃分不受場(chǎng)域可程序門(mén)陣列的引腳所限制。劃分程序替各個(gè)場(chǎng)域可程序門(mén)陣列生成一獨(dú)立網(wǎng)絡(luò)聯(lián)機(jī)表。劃分會(huì)保留所有設(shè)計(jì)訊息和用戶(hù)設(shè)計(jì)的功能。另外，第三方劃分程序或手動(dòng)劃分可被用以劃分設(shè)計(jì)。劃分程序可以指定限制條件，限制條件可以引導(dǎo)劃分程序針對(duì)一指定的硬件，而生成一網(wǎng)絡(luò)聯(lián)機(jī)表。
[0096]在用戶(hù)設(shè)計(jì)上執(zhí)行劃分程序后，編譯程序使用布局選路程序，以在各個(gè)場(chǎng)域可程序門(mén)陣列的網(wǎng)絡(luò)聯(lián)機(jī)表上進(jìn)行操作。布局選路程序是常見(jiàn)的場(chǎng)域可程序門(mén)陣列特定供貨商所提供的程序，其可將各個(gè)網(wǎng)絡(luò)聯(lián)機(jī)表翻譯成二進(jìn)制格式(Binary Format)或美國(guó)信息交換標(biāo)準(zhǔn)石馬(American Standard Code for Information Interchange, ASCI I)格式的文件。輸出文件可被下載至場(chǎng)域可程序門(mén)陣列。在一實(shí)施例中，布局選路程序是在一個(gè)以上的用戶(hù)工作站或處理器上運(yùn)作，以使多個(gè)場(chǎng)域可程序門(mén)陣列的布局選路可以同時(shí)進(jìn)行。布局選路的二進(jìn)制格式或美國(guó)信息交換標(biāo)準(zhǔn)碼輸出文件，可被儲(chǔ)存至用戶(hù)工作站，以進(jìn)一步的運(yùn)行軟件程序。
[0097]驗(yàn)證模塊專(zhuān)門(mén)用以執(zhí)行一內(nèi)部邏輯分析儀知識(shí)產(chǎn)權(quán)或一流量/狀態(tài)分析儀。藉由該些知識(shí)產(chǎn)權(quán)，系統(tǒng)設(shè)計(jì)者可對(duì)運(yùn)行時(shí)的組態(tài)系統(tǒng)進(jìn)行除錯(cuò)。例如，一內(nèi)部邏輯分析儀知識(shí)產(chǎn)權(quán)可被用作在用戶(hù)設(shè)計(jì)內(nèi)的特定觸發(fā)點(diǎn)上，對(duì)信號(hào)值取樣，并將取樣儲(chǔ)存到內(nèi)存組件，以供后續(xù)分析。運(yùn)行軟件可在運(yùn)行時(shí)，存取或操縱除錯(cuò)知識(shí)產(chǎn)權(quán)。
[0098]內(nèi)部邏輯分析儀工具對(duì)邏輯分析儀設(shè)定觸發(fā)條件，該邏輯分析儀是內(nèi)嵌于驗(yàn)證模塊的內(nèi)部。邏輯分析儀將一特定知識(shí)產(chǎn)權(quán)下載至驗(yàn)證模塊。邏輯分析儀知識(shí)產(chǎn)權(quán)可提供和常規(guī)的邏輯分析儀一樣的功能。邏輯分析儀知識(shí)產(chǎn)權(quán)可提供大量的信號(hào)采樣，并處理大量的觸發(fā)條件。在一實(shí)施例中，內(nèi)部邏輯分析儀工具對(duì)嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)設(shè)定觸發(fā)條件，等待觸發(fā)條件或事件發(fā)生，從邏輯分析儀知識(shí)產(chǎn)權(quán)的內(nèi)嵌式采樣內(nèi)存讀取信號(hào)采樣數(shù)據(jù)，并將采樣數(shù)據(jù)和用戶(hù)定義標(biāo)志(User Defined Symbol)聯(lián)系(Associate)。在一實(shí)施例中，內(nèi)部邏輯分析儀工具設(shè)定一復(fù)雜事件狀態(tài)機(jī)(Complicated Event State Machine),復(fù)雜事件狀態(tài)機(jī)位于邏輯分析儀知識(shí)產(chǎn)權(quán)內(nèi)。復(fù)雜事件狀態(tài)機(jī)會(huì)根據(jù)一用戶(hù)定義序列的條件，以操作并對(duì)信號(hào)數(shù)據(jù)采樣，以供除錯(cuò)。藉由邏輯分析儀知識(shí)產(chǎn)權(quán)，用戶(hù)可在運(yùn)行狀態(tài)時(shí)進(jìn)行監(jiān)控(例如，可在電路模式(In-Circuit Mode)時(shí)進(jìn)行操作，而不是在停止或暫停時(shí)執(zhí)行)。
[0099]藉由設(shè)置一多芯片連接方法，該多芯片連接方法是用以對(duì)一原型除錯(cuò)，該原型跨越多個(gè)芯片分界，可對(duì)本發(fā)明進(jìn)行區(qū)分。
[0100]首先，在一圖型化顯示器上，使一程序執(zhí)行用戶(hù)選擇程序，以創(chuàng)造一信號(hào)文件，該信號(hào)文件需要可觀測(cè)性。
[0101]在本方法的下一步驟中，劃分頂層模塊，以使至少一嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)電路說(shuō)明被劃分至驗(yàn)證模塊，藉此，用以連接至一用戶(hù)工作站的一接口，可提供至少一觸發(fā)器，并使接口傳送該至少一觸發(fā)器所獲取的傳輸信號(hào)值。
[0102]接著，本方法如預(yù)期得，將各個(gè)分區(qū)布局選路至一圖像文件案，該圖像文件案具有備用資源，該圖像文件案可用以組態(tài)其中一個(gè)可編程邏輯設(shè)備。
[0103]本發(fā)明可被下列兩個(gè)步驟區(qū)分:a)選擇分析的信號(hào)；以及b)選擇最佳的通道壓縮技術(shù)。需要分析的信號(hào)數(shù)量，會(huì)對(duì)于選擇通道壓縮技術(shù)造成直接的影響，選擇通道壓縮技術(shù)是用以滿(mǎn)足觸發(fā)的帶寬的要求；在用戶(hù)設(shè)計(jì)中，需要分析的信號(hào)數(shù)量亦會(huì)對(duì)擷取信號(hào)值造成直接的影響。
[0104]當(dāng)該技術(shù)被用以從仿真的場(chǎng)域可程序門(mén)陣列，轉(zhuǎn)發(fā)信號(hào)值到邏輯分析儀場(chǎng)域可程序門(mén)陣列時(shí)，其將變得有助于a)設(shè)定可觀察的信號(hào)、觸發(fā)器、條件觸發(fā)器，以及分層觸發(fā)器；以及b)插入至少一通道接口影像到各個(gè)上述的圖像文件案，圖像文件案具有備用資源，且圖像文件案可用以組態(tài)至其中一個(gè)可編程邏輯設(shè)備。該接口可控制并復(fù)雜地操作引腳，以跨越驗(yàn)證模塊而發(fā)送數(shù)據(jù)。
[0105]在一實(shí)施例之中，插入一芯片外儲(chǔ)存器輸入/輸出管理影像至一圖像文件案，該圖像文件案位于驗(yàn)證模塊并具有嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)文件，藉此，可改造編程文件。
[0106]藉由分析和將電路描述語(yǔ)言文件改造成圖像文件案，以產(chǎn)生必要的編程文件后，該程序引用自動(dòng)化執(zhí)行布局選路圖像文件案，該自動(dòng)化執(zhí)行布局選路圖像文件案位于可編程邏輯設(shè)備內(nèi)。
[0107]在一實(shí)施例之中，該計(jì)算機(jī)執(zhí)行方法更進(jìn)一步地執(zhí)行指令控制電路，以進(jìn)行:a)儲(chǔ)存信號(hào)值至芯片外儲(chǔ)存器，b)對(duì)新信號(hào)值和儲(chǔ)存的信號(hào)邏輯值進(jìn)行比對(duì)，c)若是比對(duì)符合時(shí)，傳輸芯片外儲(chǔ)存值的地址，d)若是比對(duì)不符合，傳送一地址和信號(hào)值，以及e)由芯片外儲(chǔ)存器讀取信號(hào)值。
[0108]該方法的所有步驟可更進(jìn)一步得轉(zhuǎn)化為計(jì)算機(jī)可讀指令(Computer ReadableInstruction),并儲(chǔ)存于或讀取于一非暫時(shí)性介質(zhì)(Non-Transitory Medium)。
[0109]本發(fā)明的實(shí)施例可被應(yīng)用于各種計(jì)算機(jī)系統(tǒng)架構(gòu)，包括手持式裝置、微處理器系統(tǒng)、微處理器架構(gòu)或可編程的消耗性電子產(chǎn)品、微電腦、大型計(jì)算機(jī)及其他類(lèi)似裝置。本發(fā)明亦可被應(yīng)用于分布式計(jì)算器環(huán)境，分布式計(jì)算器環(huán)境是通過(guò)網(wǎng)絡(luò)連接到遠(yuǎn)程處理設(shè)備以執(zhí)行任務(wù)。
[0110]藉由上述實(shí)施例的描述，應(yīng)可理解本發(fā)明可被應(yīng)用于操作程序，操作程序是儲(chǔ)存于計(jì)算機(jī)系統(tǒng)中，以供各種計(jì)算機(jī)執(zhí)行和引用數(shù)據(jù)。該些操作程序需要通過(guò)物理性質(zhì)的操作，才可被運(yùn)行。通常，但非必要得，該些物理性質(zhì)的操作是電或磁信號(hào)的形式，其能夠被儲(chǔ)存、傳輸、結(jié)合、比對(duì)，以及其他操作。
[0111]在本發(fā)明之中，本文所描述的任何操作皆為有用的機(jī)械操作。本發(fā)明也關(guān)于一裝置或一機(jī)器，該裝置或該機(jī)器可用以進(jìn)行該些操作。該裝置可以為所需目的而特別制作；該裝置亦可為一通用型計(jì)算機(jī)，通過(guò)儲(chǔ)存在通用型計(jì)算機(jī)內(nèi)的一計(jì)算機(jī)程序，通用型計(jì)算機(jī)可被選擇性地開(kāi)啟或組態(tài)。特別是，各種通用型機(jī)器皆可以根據(jù)本文的教導(dǎo)而運(yùn)用計(jì)算機(jī)程序；另外，也可以特地建構(gòu)一更為專(zhuān)門(mén)的裝置，以執(zhí)行符合特殊需要的操作。
[0112]本發(fā)明亦可以被具體實(shí)施為一可讀代碼，該可讀代碼是位于一非暫時(shí)性的計(jì)算機(jī)可讀介質(zhì)上。計(jì)算機(jī)可讀介質(zhì)是可以?xún)?chǔ)存數(shù)據(jù)的任何數(shù)據(jù)儲(chǔ)存裝置，其可在往后供一計(jì)算機(jī)系統(tǒng)讀取。非暫時(shí)性的計(jì)算機(jī)可讀介質(zhì)例如為硬盤(pán)、網(wǎng)絡(luò)附加儲(chǔ)存(network attachedstorage, NAS)、只讀存儲(chǔ)器、隨機(jī)存取內(nèi)存、只讀記憶光盤(pán)(⑶-ROMs)、可錄光盤(pán)(⑶-Rs)、可復(fù)寫(xiě)光盤(pán)(CD-RWs)、磁帶，以及其他光學(xué)和非光學(xué)數(shù)據(jù)儲(chǔ)存裝置。計(jì)算機(jī)可讀介質(zhì)亦可以分散在網(wǎng)絡(luò)耦合的計(jì)算機(jī)系統(tǒng)上，使得計(jì)算機(jī)可讀代碼以分布式的方式被儲(chǔ)存和執(zhí)行。在此應(yīng)用中，計(jì)算機(jī)可讀介質(zhì)是指任何眾所周知的非短暫性的有形介質(zhì)。
[0113]為了便于清楚地理解本發(fā)明的目的，本發(fā)明雖已描述了一些細(xì)節(jié)，但在所附權(quán)利要求的范圍內(nèi)，顯然亦可實(shí)施某些變化和修改。因此，本案的實(shí)施例應(yīng)被視為說(shuō)明，而非加以限制，本發(fā)明不應(yīng)被本文所述的細(xì)節(jié)限制，而應(yīng)以權(quán)利要求范圍內(nèi)所述的范圍或等校的范圍為準(zhǔn)。
[0114]藉由本發(fā)明，可輕松地將常規(guī)的專(zhuān)用集成電路(application specificintegrated circuit, ASIC)原型方案區(qū)分為:L 一緊湊且高效的邏輯信號(hào)值傳輸,該邏輯信號(hào)值傳輸是應(yīng)用于一場(chǎng)域可程序門(mén)陣列內(nèi)的用戶(hù)邏輯和另一場(chǎng)域可程序門(mén)陣列內(nèi)的邏輯分析儀知識(shí)產(chǎn)權(quán)之間；2.在一用戶(hù)工作站上，使層次化緩存器傳遞語(yǔ)言信號(hào)名稱(chēng)具有可見(jiàn)度(Visibility)，其中該用戶(hù)工作站缺少關(guān)于場(chǎng)域可程序門(mén)陣列的實(shí)際信號(hào)蹤跡(Actual Signal Trace)的知識(shí)；以及3.在多個(gè)場(chǎng)域可程序門(mén)陣列系統(tǒng)內(nèi)，減少重復(fù)的邏輯分析儀知識(shí)產(chǎn)權(quán)，以便更為輕松得進(jìn)行布局選路。
[0115]當(dāng)然，本發(fā)明還可有其它多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
【權(quán)利要求】
1.一種設(shè)計(jì)及仿真系統(tǒng)，用以設(shè)計(jì)及仿真一嵌入式處理器設(shè)計(jì)，其特征在于，該系統(tǒng)包括: 一驗(yàn)證模塊，包括: 一接口，用以連接至一用戶(hù)工作站； 至少一場(chǎng)域可編程邏輯設(shè)備，該至少一場(chǎng)域可編程邏輯設(shè)備組態(tài)為一嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)電路說(shuō)明； 至少一通道接口，該通道接口用于傳輸一第一頻率和一用戶(hù)信號(hào)壓縮；及 多個(gè)千兆位收發(fā)器；以及 至少一單芯片系統(tǒng)分區(qū)邏輯模塊，該至少一單芯片系統(tǒng)分區(qū)邏輯模塊耦合至該驗(yàn)證模塊的該至少一通道接口，各個(gè)單芯片系統(tǒng)分區(qū)邏輯模塊包括: 多個(gè)場(chǎng)域可編程邏輯設(shè)備，用以仿真一用戶(hù)設(shè)計(jì)；其中各個(gè)場(chǎng)域可編程邏輯設(shè)備包括一通道，該通道包括一電路，該電路耦合到至少一通道接口，該通道接口用于傳輸一第二頻率和一用戶(hù)信號(hào)壓縮；藉此，分配給其中一場(chǎng)域可編程邏輯設(shè)備的其中一部分的該用戶(hù)設(shè)計(jì)，經(jīng)由該多個(gè)千兆位收發(fā)器，而和分配給其他場(chǎng)域可編程邏輯設(shè)備的其他部分的該用戶(hù)設(shè)計(jì)通訊 '及 至少一場(chǎng)域可編程邏輯設(shè)備，其是組態(tài)成一處理器，并耦合至各個(gè)其他場(chǎng)域可編程邏輯設(shè)備的該通道接口的該電路。
2.根據(jù)權(quán)利要求1所述的設(shè)計(jì)及仿真系統(tǒng)，其特征在于，該通道接口包括:一頻率信號(hào)控制器，以及多個(gè)千兆位收發(fā)器背板功能塊。
3.根據(jù)權(quán)利要求1所 述的設(shè)計(jì)及仿真系統(tǒng)，其特征在于，該通道接口包括:一頻率信號(hào)控制器，以及一千兆位收發(fā)器光學(xué)接口電路。
4.根據(jù)權(quán)利要求1所述的設(shè)計(jì)及仿真系統(tǒng)，其特征在于，該通道的該電路會(huì)將一信號(hào)邏輯值寫(xiě)入至一儲(chǔ)存裝置，并對(duì)一信號(hào)值和先前寫(xiě)入至該儲(chǔ)存裝置的該信號(hào)邏輯值進(jìn)行比較。
5.根據(jù)權(quán)利要求4所述的設(shè)計(jì)及仿真系統(tǒng)，其特征在于，其中當(dāng)該信號(hào)值符合該信號(hào)邏輯值時(shí)，該各個(gè)通道的該電路對(duì)該通道接口傳輸一地址，該地址是儲(chǔ)存了該信號(hào)邏輯值的該儲(chǔ)存裝置的地址。
6.根據(jù)權(quán)利要求1所述的設(shè)計(jì)及仿真系統(tǒng)，其特征在于，其中該各個(gè)通道接口的該電路對(duì)該通道接口傳輸一信號(hào)值和一地址，該地址是儲(chǔ)存了該信號(hào)值的一儲(chǔ)存裝置的地址。
7.根據(jù)權(quán)利要求1所述的設(shè)計(jì)及仿真系統(tǒng)，其特征在于，其中該驗(yàn)證模塊更包括:一儲(chǔ)存裝置，用以?xún)?chǔ)存用戶(hù)信號(hào)邏輯值壓縮，該儲(chǔ)存裝置通信得耦合至一場(chǎng)域可編程邏輯設(shè)備，該場(chǎng)域可編程邏輯設(shè)備包括一嵌入式邏輯分析儀。
8.一種設(shè)計(jì)及仿真裝置，包括一印刷電路板，其特征在于，該裝置包括: 一接口，用以連接至一用戶(hù)工作站； 至少一場(chǎng)域可編程邏輯設(shè)備，該至少一場(chǎng)域可編程邏輯設(shè)備組態(tài)為一嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)電路說(shuō)明； 至少一通道接口，該通道接口用于傳輸一第一頻率和一用戶(hù)信號(hào)壓縮； 至少一其他的場(chǎng)域可編程邏輯設(shè)備，用以仿真一用戶(hù)設(shè)計(jì)；其中各個(gè)場(chǎng)域可編程邏輯設(shè)備包括:多個(gè)千兆位收發(fā)器； 一千兆位以太網(wǎng)絡(luò)接口，用以進(jìn)行遠(yuǎn)程軟件除錯(cuò)； 一通道，該通道包括一電路，該電路耦合到至少一通道接口，該通道接口用于傳輸一第二頻率和一用戶(hù)信號(hào)壓縮；藉此，分配給其中一場(chǎng)域可編程邏輯設(shè)備的其中一部分的該用戶(hù)設(shè)計(jì)，和分配給其他場(chǎng)域可編程邏輯設(shè)備的其他部分的該用戶(hù)設(shè)計(jì)通訊；以及 至少一場(chǎng)域可編程邏輯設(shè)備，組態(tài)成用以執(zhí)行一進(jìn)階精簡(jiǎn)指令集機(jī)器處理器的軟件指令。
9.根據(jù)權(quán)利要求8所述的設(shè)計(jì)及仿真裝置，其特征在于，其中被組態(tài)為該嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)電路說(shuō)明的該嵌入式邏輯分析儀，耦合至一電路，該電路用以由一儲(chǔ)存裝置，接收一用戶(hù)信號(hào)壓縮地址、讀取一信號(hào)值，以及傳送該信號(hào)值到該用戶(hù)工作站或一遠(yuǎn)程除錯(cuò)件。
10.根據(jù)權(quán)利要求9所述的設(shè)計(jì)及仿真裝置，其特征在于，其中當(dāng)該信號(hào)值被預(yù)先儲(chǔ)存至該儲(chǔ)存裝置時(shí)，該通道的該電路傳遞一地址。
11.一種設(shè)計(jì)及模擬方法，用以驗(yàn)證一嵌入式處理器用戶(hù)設(shè)計(jì)的時(shí)序和狀態(tài)，其特征在于，包括: 提供一驗(yàn)證模塊，該驗(yàn)證模塊包括:一接口，用以連接至一用戶(hù)工作站； 至少一場(chǎng)域可編程邏輯設(shè)備，該至少一場(chǎng)域可編程邏輯設(shè)備組態(tài)為一嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)電路說(shuō)明；以及至少一通道接口，該通道接口用于傳輸一第一頻率和一用戶(hù)信號(hào)壓縮； 提供 至少一單芯片系統(tǒng)分區(qū)邏輯模塊，該至少一單芯片系統(tǒng)分區(qū)邏輯模塊耦合至該驗(yàn)證模塊的該通道接口，各個(gè)單芯片系統(tǒng)分區(qū)邏輯模塊包括多個(gè)場(chǎng)域可編程邏輯設(shè)備，該多個(gè)場(chǎng)域可編程邏輯設(shè)備用以仿真一用戶(hù)設(shè)計(jì)；其中各個(gè)場(chǎng)域可編程邏輯設(shè)備包括一通道，該通道包括一電路，該電路耦合到至少一通道接口，該通道接口用于傳輸一第二頻率和一用戶(hù)信號(hào)壓縮； 藉由使用一計(jì)算機(jī)，以生成一頂層模塊，該頂層模塊包括該用戶(hù)設(shè)計(jì)以及至少一嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)電路說(shuō)明； 藉由使用該計(jì)算機(jī)，將該用戶(hù)設(shè)計(jì)劃分為多個(gè)分區(qū)，各個(gè)分區(qū)分別用于組態(tài)至其中一場(chǎng)域可編程邏輯設(shè)備； 藉由使用該計(jì)算機(jī)，將該電路分配至各個(gè)場(chǎng)域可編程邏輯設(shè)備，使該電路連接至被組態(tài)至該場(chǎng)域可編程邏輯設(shè)備的該分區(qū)，藉此，該分區(qū)可藉由該計(jì)算機(jī)而和其他場(chǎng)域可編程邏輯設(shè)備的其他分區(qū)通訊；以及 藉由使用該計(jì)算機(jī)，將一電路分配至該至少一場(chǎng)域可編程邏輯設(shè)備，該電路通過(guò)一千兆位以太網(wǎng)絡(luò)套接字接口，而傳遞和接收多個(gè)指令和多個(gè)信號(hào)邏輯值。
12.根據(jù)權(quán)利要求11所述的設(shè)計(jì)及仿真方法，其特征在于，更包括:藉由使用該計(jì)算機(jī)和一千兆位以太網(wǎng)絡(luò)套接字接口，以設(shè)置一多芯片連接方法，該多芯片連接方法是用以對(duì)一原型除錯(cuò)和驗(yàn)證一處理器指令，該原型跨越多個(gè)芯片分界。
13.根據(jù)權(quán)利要求12所述的設(shè)計(jì)及仿真方法，其特征在于，其中設(shè)置一多芯片連接方法包括:創(chuàng)造一信號(hào)文件，該信號(hào)文件需要可觀測(cè)性。
14.根據(jù)權(quán)利要求13所述的設(shè)計(jì)及仿真方法，其特征在于，更包括:劃分該頂層模塊，以使該至少一嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)電路說(shuō)明被劃分至該驗(yàn)證模塊；藉此，通過(guò)使用該計(jì)算機(jī)，可使該接口提供至少一觸發(fā)器，并使該接口傳送該至少一觸發(fā)器獲取的該多個(gè)傳輸信號(hào)值。
15.根據(jù)權(quán)利要求14所述的設(shè)計(jì)及仿真方法，其特征在于，更包括: 通過(guò)使用該計(jì)算機(jī)，將各個(gè)分區(qū)布局選路至一圖像文件案，該圖像文件案包括多個(gè)備用資源，且該圖像文件案用以組態(tài)至其中一個(gè)可編程邏輯設(shè)備。
16.根據(jù)權(quán)利要求15所述的設(shè)計(jì)及仿真方法，其特征在于，更包括: 選擇分析的信號(hào)；以及 通過(guò)使用該計(jì)算機(jī)，選擇一通道壓縮技術(shù)。
17.根據(jù)權(quán)利要求15所述的設(shè)計(jì)及仿真方法，其特征在于，更包括:通過(guò)使用該計(jì)算機(jī)，插入一儲(chǔ)存裝置輸入/輸出管理影像到該圖像文件案，該圖像文件案組包括該嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)文件，該嵌入式邏輯分析儀知識(shí)產(chǎn)權(quán)文件位于該驗(yàn)證模塊。
18.根據(jù)權(quán)利要求17所述的設(shè)計(jì)及仿真方法，其特征在于，更包括:在該可編程邏輯設(shè)備內(nèi)，對(duì)該圖像文件案執(zhí)行布局選路，以及將該圖像文件案儲(chǔ)存至多個(gè)內(nèi)存處理器可執(zhí)行指令。
19.根據(jù)權(quán)利要求18所述的設(shè)計(jì)及仿真方法，其特征在于，更包括: 儲(chǔ)存該多個(gè)信號(hào)邏輯值至一儲(chǔ)存裝置； 對(duì)多個(gè)信號(hào)值和儲(chǔ)`存的該多個(gè)信號(hào)邏輯值進(jìn)行比對(duì)； 若是比對(duì)符合時(shí)，傳輸該儲(chǔ)存裝置的一地址； 若是比對(duì)不符合，傳送一地址和多個(gè)信號(hào)值；以及 由該儲(chǔ)存裝置讀取信號(hào)值。
【文檔編號(hào)】G06F17/50GK103870627SQ201310683406
【公開(kāi)日】2014年6月18日 申請(qǐng)日期:2013年12月12日 優(yōu)先權(quán)日:2012年12月13日
【發(fā)明者】陳睦仁 申請(qǐng)人:S2C公司