Fpga芯片間的io信道調(diào)試方法及系統(tǒng)的制作方法
【專利摘要】本發(fā)明提供一種FPGA芯片間的IO信道調(diào)試方法，包括以下步驟：主控FPGA芯片和從控FPGA芯片分別向?qū)Ψ桨l(fā)送用于進(jìn)行信號(hào)采樣訓(xùn)練的第一訓(xùn)練序列；主控FPGA芯片完成信號(hào)采樣訓(xùn)練之后，向從控FPGA芯片發(fā)送第二訓(xùn)練序列；接收到第二訓(xùn)練序列的從控FPGA芯片在完成信號(hào)采樣訓(xùn)練之后，也向主控FPGA芯片發(fā)送第二訓(xùn)練序列，同時(shí)進(jìn)入正常通信模式；接收到第二訓(xùn)練序列的主控FPGA芯片也進(jìn)入正常通信模式。通過使用主從控制單元和兩種訓(xùn)練序列，將動(dòng)態(tài)相位調(diào)整方法應(yīng)用到兩端都不是固定IO信道的相位自適應(yīng)通信工作中，提高IO信道通信的穩(wěn)定性，可實(shí)現(xiàn)對(duì)時(shí)鐘頻率、PCB生產(chǎn)工藝、FPGA內(nèi)部布局布線引起眼圖區(qū)間的變化的自適應(yīng)調(diào)整。
【專利說明】FPGA芯片間的IO信道調(diào)試方法及系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及通信領(lǐng)域，具體地說，涉及一種FPGA芯片間的IO信道調(diào)試方法及系統(tǒng)。
【背景技術(shù)】
[0002]隨著互聯(lián)網(wǎng)的高速發(fā)展，網(wǎng)絡(luò)系統(tǒng)安全產(chǎn)品的帶寬在不斷增加，單一軟件平臺(tái)已經(jīng)無法滿足需求，越來越多的架構(gòu)采用軟件平臺(tái)與FPGA (Field-programmable gatearray，現(xiàn)場(chǎng)可編程門陣列)硬件平臺(tái)處理高速網(wǎng)絡(luò)數(shù)據(jù)，受到單一 FPGA芯片邏輯資源與IO接口資源的限制，多個(gè)FPGA構(gòu)建大型硬件平臺(tái)的方案正在逐步興起。
[0003]在多個(gè)FPGA芯片間IO互聯(lián)線的通信應(yīng)用中，IO信道的穩(wěn)定性是系統(tǒng)正確工作的前提。每個(gè)FPGA芯片的IO眼圖區(qū)間都會(huì)受到采樣時(shí)鐘、PCB生產(chǎn)工藝、FPGA內(nèi)部布局布線等因素影響，實(shí)現(xiàn)IO接收單元相位動(dòng)態(tài)調(diào)整，可以滿足大型系統(tǒng)中多個(gè)FPGA芯片間IO信道通信的實(shí)時(shí)穩(wěn)定性需要。
[0004]為了實(shí)現(xiàn)多個(gè)FPGA芯片的IO信道相位動(dòng)態(tài)調(diào)試，需要使用10DELAY1單元的VAR_LOADABLE模式。這種模式常見于FPGA芯片與DDR、QDR外部存儲(chǔ)器接口的動(dòng)態(tài)相位調(diào)試中。這種動(dòng)態(tài)相位調(diào)試的工作原理是，主測(cè)試設(shè)備按照被測(cè)試設(shè)備的時(shí)序要求輸出時(shí)鐘和數(shù)據(jù)，被測(cè)試設(shè)備就可以根據(jù)固定相位正確采樣數(shù)據(jù)，實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)與讀取。在此，主測(cè)試設(shè)備不需要考慮被測(cè)試設(shè)備的采樣行為，只需要在初始訓(xùn)練階段動(dòng)態(tài)地調(diào)整自己的輸入相位達(dá)到正確采樣數(shù)據(jù)目的。當(dāng)主測(cè)試設(shè)備獲得最佳相位后，即可以停止發(fā)送訓(xùn)練序列，不需要被測(cè)試設(shè)備獲得主測(cè)試設(shè)備的狀態(tài)即可進(jìn)行正常通信模式。
[0005]這種動(dòng)態(tài)相位調(diào)試模式不能直接應(yīng)用到兩端都是FPGA器件的IO調(diào)試中。當(dāng)兩端都是FPGA芯片時(shí)，受到采樣時(shí)鐘變化、PCB生產(chǎn)工藝變化、FPGA內(nèi)部布局與布線變化等因素影響時(shí)，兩端的接收單元不能以固定相位采樣數(shù)據(jù)，都需要調(diào)整接收數(shù)據(jù)的相位，實(shí)現(xiàn)正確的數(shù)據(jù)采樣。

【發(fā)明內(nèi)容】

[0006]本發(fā)明為解決上述問題而做出，其目的在于提供一種多FPGA芯片間IO信道的自適應(yīng)調(diào)試方法及系統(tǒng)，通過在作為主控制單元和從控制單元的兩個(gè)FPGA芯片之間使用兩種訓(xùn)練序列進(jìn)行IO信道調(diào)整，提高IO信道通信的穩(wěn)定性，可實(shí)現(xiàn)對(duì)時(shí)鐘頻率、PCB生產(chǎn)工藝、FPGA內(nèi)部布局布線弓丨起眼圖區(qū)間的變化的自適應(yīng)調(diào)整。
[0007]根據(jù)本發(fā)明的一個(gè)方面，提供了一種FPGA芯片間的IO信道調(diào)試方法，其包括以下步驟:所述主控FPGA芯片和所述從控FPGA芯片分別向?qū)Ψ桨l(fā)送用于進(jìn)行信號(hào)采樣訓(xùn)練的第一訓(xùn)練序列；所述主控FPGA芯片完成信號(hào)采樣訓(xùn)練之后，向所述從控FPGA芯片發(fā)送第二訓(xùn)練序列；接收到所述第二訓(xùn)練序列的所述從控FPGA芯片在完成信號(hào)采樣訓(xùn)練之后，也向所述主控FPGA芯片發(fā)送第二訓(xùn)練序列，同時(shí)進(jìn)入正常通信模式；接收到所述第二訓(xùn)練序列的所述主控FPGA芯片也進(jìn)入正常通信模式。[0008]此外，也可以是，所述主控FPGA芯片的多個(gè)相位的訓(xùn)練總時(shí)間小于所述從控FPGA芯片的一個(gè)相位的訓(xùn)練時(shí)間。
[0009]此外，也可以是，所述主控FPGA芯片和所述從控FPGA芯片在芯片啟動(dòng)時(shí)向?qū)Ψ桨l(fā)送所述第一訓(xùn)練序列，并且，當(dāng)接收到來自外部的所述第一訓(xùn)練序列時(shí)，進(jìn)行信號(hào)采樣訓(xùn)練，當(dāng)完成信號(hào)采樣訓(xùn)練之后，向外部發(fā)送所述第二訓(xùn)練序列。
[0010]另外，根據(jù)本發(fā)明的一種FPGA芯片間的IO信道調(diào)試系統(tǒng)，所述FPGA芯片包括主控FPGA芯片和從控FPGA芯片，所述系統(tǒng)包括:第一訓(xùn)練序列發(fā)送單元，使所述主控FPGA芯片和所述從控FPGA芯片分別向?qū)Ψ桨l(fā)送用于進(jìn)行信號(hào)采樣訓(xùn)練的第一訓(xùn)練序列；以及第二訓(xùn)練序列發(fā)送單元，使所述主控FPGA芯片完成信號(hào)采樣訓(xùn)練之后，向所述從控FPGA芯片發(fā)送第二訓(xùn)練序列，并且，接收到所述第二訓(xùn)練序列的所述從控FPGA芯片在完成信號(hào)采樣訓(xùn)練之后，也向所述主控FPGA芯片發(fā)送第二訓(xùn)練序列，同時(shí)進(jìn)入正常通信模式；接收到所述第二訓(xùn)練序列的所述主控FPGA芯片也進(jìn)入正常通信模式。
[0011]此外，也可以是，所述主控FPGA芯片的多個(gè)相位的訓(xùn)練總時(shí)間小于所述從控FPGA芯片的一個(gè)相位的訓(xùn)練時(shí)間。
[0012]此外，也可以是，所述主控FPGA芯片和所述從控FPGA芯片在芯片啟動(dòng)時(shí)向?qū)Ψ桨l(fā)送所述第一訓(xùn)練序列，并且，當(dāng)接收到來自外部的所述第一訓(xùn)練序列時(shí)，進(jìn)行信號(hào)采樣訓(xùn)練，當(dāng)完成信號(hào)采樣訓(xùn)練之后，向外部發(fā)送所述第二訓(xùn)練序列。
[0013]根據(jù)本發(fā)明的多FPGA芯片間IO信道的自適應(yīng)調(diào)試方法及系統(tǒng)，通過設(shè)置主、從FPGA芯片和使用兩種訓(xùn)練序列，可以在不同采樣時(shí)鐘頻率、PCB生產(chǎn)工藝下，完成不同眼圖區(qū)間的自適應(yīng)調(diào)整，并能夠在FPGA多次布局與布線后，完成不同眼圖區(qū)間的自適應(yīng)調(diào)整。這使得減少了 IO信號(hào)眼圖調(diào)試對(duì)調(diào)試人員的依賴，提高了工作效率，增強(qiáng)IO信道通信的穩(wěn)定性。
【專利附圖】

【附圖說明】
[0014]圖1是表示本發(fā)明涉及的FPGA芯片的概略結(jié)構(gòu)的框圖；
[0015]圖2是表示本發(fā)明涉及的主控FPGA芯片與從控FPGA芯片之間的連接關(guān)系的框圖；
[0016]圖3是表示本發(fā)明涉及的FPGA芯片間IO信道的調(diào)試方法的流程圖；
[0017]圖4是表示本發(fā)明涉及的FPGA芯片間IO信道調(diào)試系統(tǒng)的概略結(jié)構(gòu)的框圖。
【具體實(shí)施方式】
[0018]下面，參考附圖來描述本發(fā)明涉及的FPGA芯片間IO信道的調(diào)試方法和FPGA芯片間IO信道調(diào)試系統(tǒng)的優(yōu)選實(shí)施例。
[0019]圖1是表示本發(fā)明涉及的FPGA芯片的概略結(jié)構(gòu)的框圖；圖2是表示本發(fā)明涉及的主控FPGA芯片與從控FPGA芯片之間的連接關(guān)系的框圖。
[0020]如圖1所示，本發(fā)明涉及的FPGA芯片10包括控制單元11、發(fā)送單元12和接收單元13，所述發(fā)送單元12用于向外部發(fā)送控制信號(hào)和數(shù)據(jù)等，所述接收單元13用于接收來自外部的控制信號(hào)和數(shù)據(jù)等，所述控制單元11用于控制所述發(fā)送單元和所述接收單元的動(dòng)作。
[0021]參照?qǐng)D2，本發(fā)明涉及的FPGA芯片間IO信道的調(diào)試方法，是基于相互連接起來的主控FPGA芯片100和從控FPGA芯片200進(jìn)行。在此，主控FPGA芯片100和從空FPGA芯片200是具有基本相同的內(nèi)部結(jié)構(gòu)的FPGA芯片，主控FPGA芯片100的發(fā)送單元102與從控FPGA芯片200的接收單元203連接，主控FPGA芯片100的接收單元102與從控FPGA芯片200的發(fā)送單元203連接。這樣，由相互連接的I個(gè)主控FPGA芯片和I個(gè)從控FPGA芯片就構(gòu)成最簡(jiǎn)單的FPGA芯片間IO信道調(diào)試系統(tǒng)，主控FPGA芯片100與從控FPGA芯片200之間可以發(fā)送及接收各種控制信號(hào)和數(shù)據(jù)等。
[0022]圖3是表示本發(fā)明涉及的FPGA芯片間IO信道的調(diào)試方法的流程圖。
[0023]如圖3所示，在兩個(gè)FPGA芯片的IO信道互聯(lián)通信中，為了使FPGA芯片間的IO信道正常通信，將互相連接的兩個(gè)FPGA芯片根據(jù)各自承擔(dān)的作用分別設(shè)置成主控FPGA芯片和從控FPGA芯片，然后對(duì)兩個(gè)FGPA芯片進(jìn)行信號(hào)采樣訓(xùn)練，以便進(jìn)行芯片內(nèi)部信號(hào)傳輸?shù)南辔徽{(diào)整。在此，可以將主控FPGA芯片和從控FPGA芯片的信號(hào)采樣訓(xùn)練時(shí)間設(shè)置成不同大小，使得所述主控FPGA芯片的多個(gè)相位的訓(xùn)練總時(shí)間小于從空FPGA芯片的I個(gè)相位的訓(xùn)練時(shí)間。例如，可以設(shè)定成主控FPGA芯片的32個(gè)相位訓(xùn)練的時(shí)間小于從控FPGA芯片的I個(gè)相位的訓(xùn)練時(shí)間。
[0024]首先，在步驟S301，互相連接起來的主控FPGA芯片和從控FPGA芯片分別向?qū)Ψ桨l(fā)送用于進(jìn)行信號(hào)采樣訓(xùn)練的第一訓(xùn)練序列，即主控FPGA芯片100的發(fā)送單元102向從控FPGA芯片200的接收單元203發(fā)送第一訓(xùn)練序列，再者，從控FPGA芯片200的發(fā)送單元202向主控FPGA芯片100的接收單元103發(fā)送第一訓(xùn)練序列。然后，主控FPGA芯片100和從控FPGA芯片200分別接收到第一訓(xùn)練序列之后，基于該第一訓(xùn)練序列進(jìn)行各自的信號(hào)采樣訓(xùn)練，以便調(diào)整自己的相位。
[0025]然后，在步驟S302，由于本實(shí)施例中的主控FPGA芯片100的訓(xùn)練速度比從控FPGA芯片200的訓(xùn)練速度快，在主控FPGA芯片100基于接收到的上述第一訓(xùn)練序列先完成相位調(diào)整之后，主控FPGA芯片100的發(fā)送單元102停止發(fā)送第一訓(xùn)練序列，并且向從控FPGA芯片200發(fā)送通知主控FPGA芯片完成訓(xùn)練的第二訓(xùn)練序列。
[0026]在步驟S303，判斷從控FPGA芯片200是否基于上述第一訓(xùn)練序列已經(jīng)完成了信號(hào)采樣訓(xùn)練。如果從控FPGA芯片200未完成基于上述第一訓(xùn)練序列的信號(hào)采樣訓(xùn)練，則使從控FPGA芯片200繼續(xù)進(jìn)行該信號(hào)采樣訓(xùn)練，直到其完成該基于上述第一訓(xùn)練序列的信號(hào)采樣訓(xùn)練(步驟S303的“否”)。如果從控FPGA芯片200已完成上述信號(hào)采樣訓(xùn)練(步驟S303的“是”)，則進(jìn)到步驟S304，從控FPGA芯片200通過發(fā)送單元202向主控FPGA芯片100發(fā)送一組第二訓(xùn)練序列，同時(shí)從控FPGA芯片200進(jìn)入正常通信模式。
[0027]在步驟S305，主控FPGA芯片100收到由從控FPGA芯片200的發(fā)送單元202發(fā)出的第二訓(xùn)練序列之后，停止發(fā)送第二訓(xùn)練序列，同時(shí)進(jìn)入正常通信模式。
[0028]在上述方法中，可以優(yōu)選的是，所述主控FPGA芯片100和所述從控FPGA芯片200在上電使芯片啟動(dòng)時(shí)向?qū)Ψ桨l(fā)送所述第一訓(xùn)練序列。然后，當(dāng)接收到來自外部的所述第一訓(xùn)練序列時(shí)，分別進(jìn)行信號(hào)采樣訓(xùn)練；接著，當(dāng)完成信號(hào)采樣訓(xùn)練之后，向外部發(fā)送第二訓(xùn)練序列。
[0029]根據(jù)上述方法，在主控FPGA芯片100與從控FPGA芯片200之間的IO信道調(diào)試中，利用了用于信號(hào)采樣調(diào)試的第一訓(xùn)練序列和用于通知完成信號(hào)采樣訓(xùn)練的第二訓(xùn)練序列，能夠保證主控FPGA芯片與從控FPGA芯片順利地完成信號(hào)采樣訓(xùn)練而實(shí)現(xiàn)各自的相位調(diào)整，同時(shí)，還能夠使主控FPGA芯片與從控FPGA芯片同步地進(jìn)入正常的通信模式。
[0030]圖4是表示本發(fā)明涉及的FPGA芯片間IO信道調(diào)試系統(tǒng)400的概略結(jié)構(gòu)的框圖。
[0031]如圖4所示，本發(fā)明涉及的FPGA芯片間IO信道調(diào)試系統(tǒng)包括第一訓(xùn)練序列發(fā)送單元410和第二訓(xùn)練序列發(fā)送單元420。FPGA芯片包括主控FPGA芯片100和從控FPGA芯片200，該主控FPGA芯片100和從控FPGA芯片200相互連接而構(gòu)成。
[0032]該第一訓(xùn)練序列發(fā)送單元410使所述主控FPGA芯片100和所述從控FPGA芯片200分別向?qū)Ψ桨l(fā)送用于進(jìn)行信號(hào)采樣訓(xùn)練的第一訓(xùn)練序列。該第二訓(xùn)練序列發(fā)送單元420使所述主控FPGA芯片100完成信號(hào)采樣訓(xùn)練之后，向所述從控FPGA芯片200發(fā)送第二訓(xùn)練序列，并且，接收到所述第二訓(xùn)練序列的所述從控FPGA芯片200在完成信號(hào)采樣訓(xùn)練之后，也向所述主控FPGA芯片100發(fā)送第二訓(xùn)練序列，同時(shí)進(jìn)入正常通信模式。之后，接收到所述第二訓(xùn)練序列的所述主控FPGA芯片100也進(jìn)入正常通信模式。
[0033]在該系統(tǒng)中，也可以是，所述主控FPGA芯片100和所述從控FPGA芯片200在上電使芯片啟動(dòng)時(shí)向?qū)Ψ桨l(fā)送所述第一訓(xùn)練序列。然后，當(dāng)接收到來自外部的所述第一訓(xùn)練序列時(shí)，分別進(jìn)行信號(hào)采樣訓(xùn)練；接著，當(dāng)完成信號(hào)采樣訓(xùn)練之后，向外部發(fā)送第二訓(xùn)練序列。
[0034]根據(jù)本發(fā)明的多FPGA芯片間IO信道的自適應(yīng)調(diào)試方法及系統(tǒng)，通過使用兩種訓(xùn)練序列，可以在不同采樣時(shí)鐘頻率、PCB生產(chǎn)工藝下，完成不同眼圖區(qū)間的自適應(yīng)調(diào)整，并能夠在FPGA多次布局與布線后，完成不同眼圖區(qū)間的自適應(yīng)調(diào)整。這使得減少了 IO信號(hào)眼圖調(diào)試對(duì)調(diào)試人員的依賴，提高了工作效率，增強(qiáng)IO信道通信的穩(wěn)定性。
[0035]在本發(fā)明的上述教導(dǎo)下，本領(lǐng)域技術(shù)人員可以在上述實(shí)施例的基礎(chǔ)上對(duì)本發(fā)明涉及的多FPGA芯片間IO信道的自適應(yīng)調(diào)試方法及系統(tǒng)進(jìn)行改進(jìn)，而這些改進(jìn)都落在本發(fā)明的保護(hù)范圍內(nèi)。本領(lǐng)域技術(shù)人員應(yīng)該明白，上述的具體描述只是更好地解釋本發(fā)明的目的，本發(fā)明的保護(hù)范圍由權(quán)利要求及其等同物限定。
【權(quán)利要求】
1.一種FPGA芯片間的IO信道調(diào)試方法，所述FPGA芯片包括主控FPGA芯片和從控FPGA芯片，其特征在于，該調(diào)試方法包括以下步驟: 所述主控FPGA芯片和所述從控FPGA芯片分別向?qū)Ψ桨l(fā)送用于進(jìn)行信號(hào)采樣訓(xùn)練的第一訓(xùn)練序列； 所述主控FPGA芯片完成信號(hào)采樣訓(xùn)練之后，向所述從控FPGA芯片發(fā)送第二訓(xùn)練序列； 接收到所述第二訓(xùn)練序列的所述從控FPGA芯片在完成信號(hào)采樣訓(xùn)練之后，也向所述主控FPGA芯片發(fā)送第二訓(xùn)練序列，同時(shí)進(jìn)入正常通信模式； 接收到所述第二訓(xùn)練序列的所述主控FPGA芯片也進(jìn)入正常通信模式。
2.如權(quán)利要求1所述的IO信道調(diào)試方法，其特征在于， 所述主控FPGA芯片的多個(gè)相位的訓(xùn)練總時(shí)間小于所述從控FPGA芯片的一個(gè)相位的訓(xùn)練時(shí)間。
3.如權(quán)利要求1或2所述的IO信道調(diào)試方法，其特征在于， 所述主控FPGA芯片和所述從控FPGA芯片在芯片啟動(dòng)時(shí)向?qū)Ψ桨l(fā)送所述第一訓(xùn)練序列，并且，當(dāng)接收到來自外部的所述第一訓(xùn)練序列時(shí)，進(jìn)行信號(hào)采樣訓(xùn)練，當(dāng)完成信號(hào)采樣訓(xùn)練之后，向外部發(fā)送所述第二訓(xùn)練序列。
4.一種FPGA芯片間的IO信道調(diào)試系統(tǒng)，所述FPGA芯片包括主控FPGA芯片和從控FPGA芯片，其特征在于，所述系統(tǒng)包括: 第一訓(xùn)練序列發(fā)送單元，使所述主控FPGA芯片和所述從控FPGA芯片分別向?qū)Ψ桨l(fā)送用于進(jìn)行信號(hào)采樣訓(xùn)練的第一訓(xùn)練序列；以及 第二訓(xùn)練序列發(fā)送單元，使所述主控FPGA芯片完成信號(hào)采樣訓(xùn)練之后，向所述從控FPGA芯片發(fā)送第二訓(xùn)練序列，并且，接收到所述第二訓(xùn)練序列的所述從控FPGA芯片在完成信號(hào)采樣訓(xùn)練之后，也向所述主控FPGA芯片發(fā)送第二訓(xùn)練序列，同時(shí)進(jìn)入正常通信模式； 接收到所述第二訓(xùn)練序列的所述主控FPGA芯片也進(jìn)入正常通信模式。
5.如權(quán)利要求4所述的FPGA芯片間的IO信道調(diào)試系統(tǒng)，其特征在于， 所述主控FPGA芯片的多個(gè)相位的訓(xùn)練總時(shí)間小于所述從控FPGA芯片的一個(gè)相位的訓(xùn)練時(shí)間。
6.如權(quán)利要求4或5所述的FPGA芯片間的IO信道調(diào)試系統(tǒng)，其特征在于， 所述主控FPGA芯片和所述從控FPGA芯片在芯片啟動(dòng)時(shí)向?qū)Ψ桨l(fā)送所述第一訓(xùn)練序列，并且，當(dāng)接收到來自外部的所述第一訓(xùn)練序列時(shí)，進(jìn)行信號(hào)采樣訓(xùn)練，當(dāng)完成信號(hào)采樣訓(xùn)練之后，向外部發(fā)送所述第二訓(xùn)練序列。
【文檔編號(hào)】G06F11/26GK103559111SQ201310513106
【公開日】2014年2月5日 申請(qǐng)日期:2013年10月24日 優(yōu)先權(quán)日:2013年10月24日
【發(fā)明者】曲賀 申請(qǐng)人:東軟集團(tuán)股份有限公司